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ト ランシーバー データ レートの上昇はこれまで、 システム設計者にと ってデザインのク ロージャを実現する上で課題
となってきました。シグナル インテグ リティの問題がボ トルネッ ク とな り、 タ イム ト ゥ マーケッ ト の目標を実現できないこ とがあるため、 生産性を高める機能を選択する こ とは、
正しい FPGA やト ランシーバー サポート を選択するこ と と同様に重要です。適切な信号モデリ ング、シ ミ ュレーシ ョ ン、
オンボード解析、 および調整テクニッ クには、 正しい設計手
法と最新のツール セッ トが必要です。
Artix®-7 FPGA が備えるザイ リ ンクスの 7 シ リーズ GTP トランシーバーは、 最大 6.6Gb/s で動作し、 コス ト重視の量産アプ リ ケーシ ョ ンで高い性能を実現する よ う に設計されて
います。 ク ラス最高のライン レート を持つ 7 シ リーズ GTPト ランシーバーは、適切なシグナル インテグ リティ とシステム検証を確実にに、 デザインの生産性を高める機能を備えて
います。 このホワイ トペーパーでは、 IBIS-AMI シ ミ ュレーシ ョ ン と、 業界初の低コス ト FPGA 向けオンチップ スコープである 2D アイ スキャンを活用して、低いビッ ト エラー率でシステム マージンを解析する方法を説明します。
ホワイ ト ペーパー : 7 シリーズ FPGA
WP428 (v1.0.1) 2017 年 12 月 7 日
低コス ト FPGA ト ランシーバーの シグナル インテグリテ ィ シミ ュレーシ ョ ンと
オンチップ評価
著者 : Harry Fu、 Romi Mayder
2 japan.xilinx.com WP428 (v1.0.1) 2017 年 12 月 7 日
高速シリアル リンク マージン解析の概要
高速シリアル リンク マージン解析の概要高速シ リアル インターフェイスのデータ レートは、 こ こ 10 年で一貫して上昇し続けています。データレートが高くなるこ とで、 最新の高速アプリ ケーシ ョ ンの多くでも求められる帯域幅を十分に満たすこ
とができますが、 同時にシステム デザインと検証における課題が増加します。
データ レートが高くなる と、チャネル減衰は増加しますが、ビッ ト サンプリ ング時間は減少します。いずれの場合も、 受信したシ リ アル データ ス ト リームからのデータ リ カバリに悪影響を与えます。 最新システムで要求されるビッ ト エラー率 (BER) は通常 10-12 以下であるため、 チャネル補正がよ り重要になり ます。 6.6Gb/s シ リ アル リ ンクの場合、チャネル減衰を緩和するために、 ト ランス ミ ッ ター (TX)エンファシスやレシーバー (RX) リ ニア イコライゼーシ ョ ンなどのイコライゼーシ ョ ン技法が一般的に用いられてきました。 一方で、 イコラ イゼーシ ョ ン オプシ ョ ンを正し く選択して検証し、 リ ンク マージンを解析するこ と も同じよ うに重要です。
一般的なシステム設計プロセスは、 ト ランシーバーの選択と リ ンク ト レース バジェッ トの見積も りから始ま り ます。 理論的なリンク マージンを使用して、 特定のト ランシーバーおよび予測される PCB ト レース、コネクタ、ケーブルなどでシリアル リ ンクが動作するこ とを確認します。これまでの一般的なソ リ ューシ ョ ンは HSPICE シミ ュレーシ ョ ンです。HSPICE シ ミ ュレーシ ョ ンの精度は理想的ですが、最新のト ランシーバーでは、 回路の複雑さによ りシ ミ ュレーシ ョ ン時間が現実的ではなくなってきています。
PCB ボード デザインが完成し、 物理リ ンクが準備できる と、 テス ト済みの ト ランシーバーだけでなく、ト ランシーバー チャネルに内在するばらつきに対してもシステムが動作するこ とを確認するために、 リンク マージンの検証が必要にな り ます。 一般的な検証ソ リ ューシ ョ ンでは、 長いデータ ス ト リームを使用して BER をモニターします。ただし、低 BER のために数百 (あるいは数千) ものイコライゼーシ ョン ソ リ ューシ ョ ンを試すこ とは非常に時間がかかり ます。
Artix-7 FPGA の 7 シ リーズ GTP ト ランシーバーは、チャネル減衰を緩和するためのプログラマブルなTX エンフ ァ シスおよび RX 線形イ コ ラ イゼーシ ョ ンをサポー ト し ます。 信号品質の解析用に、IBIS-AMI シ ミ ュレーシ ョ ン モデル キッ トおよびアイ スキャン (オンチップ) が用意されています。 このホワイ トペーパーでは、設計のさまざまな段階でこれらのツールを活用する方法について説明します。
初期段階でのリンク マージンの見積もり初期段階での リ ン ク マージン解析における業界の ト レン ド と し て、 HSPICE の代わって IBISAlgorithmic Modeling Interface (IBIS-AMI) が使用される よ う になってき ま した。 IBIS AdvancedTechnology Modeling (IBIS-ATM) ワーキング グループによ り開発された IBIS-AMI は、 マルチギガビッ ト シ リ アル リ ンクの高速かつ正確なシ ミ ュレーシ ョ ンを可能にする、 ト ランシーバーのモデリ ング規格です。 IBIS Advanced Technology Modeling Group のメンバーであるザイ リ ンクスは、 7 シ リーズの各 ト ランシーバー用に IBIS-AMI モデル キッ ト を提供しています。 7 シ リーズ GTP ト ランシーバーの IBIS-AMI モデル キッ トはその 1 つです。
図 1 に、 ザイ リ ンクス Artix-7 FPGA GTP ト ランシーバーで高品質のシグナル インテグ リ テ ィの実現を可能にしている専用ブロ ッ クを示します。 すべての網掛けのブロ ッ ク (PLL、 TX プリエンファシス、RX自動ゲイン制御 (AGC)、 RX リ ニア イ コ ラ イゼーシ ョ ン (EQ)、 RX ク ロ ッ ク データ リ カバ リ(CDR)、 適応) が、 GTP ト ランシーバーの IBIS-AMI モデル キッ ト内にモデル化されています。 TX および RX の汎用パッケージも用意されています。
初期段階でのリンク マージンの見積もり
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7 シ リーズ GTP ト ランシーバーの IBIS-AMI モデルは、 IBIS-AMI 5.0 規格に完全準拠しています。 これらのモデルは、 Agilent Technologies、 Cadence Design Systems、Mentor Graphics、 および SiSoft のEDA ツールで検証済みです。 次の例では、 リ ンク マージン見積も りのシ ミ ュレーシ ョ ン ツールと してSisoft QCD 2012.08 が使用されています。
シミ ュレーシ ョ ンに基づく リンク マージンの見積もり例6.25Gb/s シ リ アル リ ンク システム設計の初期段階での目標は、7 シ リーズ GTP ト ランシーバーがターゲッ トのビッ ト エラー率 (BER) である 10–15 で 30 インチの FR4 ト レースを正常に補正できるかど うかを評価するこ とです。
図 2 にこのシ ミ ュレーシ ョ ンのセッ ト アップを示します。FR4 ト レースの S パラ メーター ファ イルは、GTP TX に続く TX パッケージおよび RX パッケージの間に配置され、 その後に GTP RX が続きます。シ ミ ュレーシ ョ ンからイコライゼーシ ョ ン後の出力が測定されます。
シ ミ ュレーシ ョ ンで物理環境を模倣するために、 FR4 ト レースのチャネル特性を調べる必要があ り ます。このために、物理ト レース ボードから S パラ メーター ファ イルを抽出します。S パラ メーター ファイルに基づく挿入損失を図 3 に示します。ナイキス ト周波数 3.125GHz では、合計挿入損失は約 12.0dBです。
X-Ref Target - Figure 1
図 1 : ザイリンクス 7 シリーズ GTP ト ランシーバーのシグナル インテグリテ ィ ブロック
TX DriverPre-emphasis
RXAGC
RXLinear EQ
SIPO
PISO
FP
GA
Log
ic
SerialChannel
WP428_01_102912
Serial Transceiver
HardPCSLogic
RXCDR
PLL
2-D Eye Scan
TX
PK
GR
X P
KG
Adaptation
X-Ref Target - Figure 2
図 2 : 7 シリーズ GTP ト ランシーバーのシミ ュレーシ ョ ン セッ トアップ例
7 SeriesGTP TX
7 SeriesGTP RX
TXPkg
RXPkg
Sample FR4Channel
SimOutput
WP428_02_102912
4 japan.xilinx.com WP428 (v1.0.1) 2017 年 12 月 7 日
初期段階でのリンク マージンの見積もり
次に、適切なイコライゼーシ ョ ンを TX と RX を設定します。 この例では、 7 シ リーズ GTP RX の自動適応イコライゼーシ ョ ンをオンにし、 TX エンファシスをオフにして、 レシーバーのイコライゼーシ ョンおよびその自動適応をテス ト します。 シ ミ ュレーシ ョ ンには TX および RX のジッター特性評価も組み込まれています。 100 万ビッ トの PRBS23 データ ス ト リームがビッ ト単位モードでシ ミ ュレーシ ョンされました。
表 1 に、 シ ミ ュレーシ ョ ン ツールで使用されたパラ メーターを リ ス ト します。
シ ミ ュレーシ ョ ン結果は、 イコライゼーシ ョ ン後のアイ ダイアグラムと して表示されます (図 4 参照)。BER = 10–15 (外挿) では、 アイの高さは約 230mV、 アイの幅は約 84ps (0.53UI) です。
X-Ref Target - Figure 3
図 3 : シミ ュレーシ ョ ンで使用されたサンプル FR4 ト レースでの挿入損失
表 1 : シミ ュレーシ ョ ン パラメーター
ライン レート 6.25Gb/s (160ps/UI)
合計シ ミ ュレーシ ョ ン ビッ ト数 100 万
UI あたりのサンプル数 64
データ パターン PRBS23
TX スイング 850mV
TX エンファシス オフ
RX EQ 適応 自動
TX/RX ランダム ジッ ター (RMS) 0.0125UI (2ps)
TX/RX Dj 0.02UI
TX DCD 0.02UI
dB(30inch..S(1,2))
Frequency (GHz)
dB (
S)
0
-4
-8
-12
-16
-20
-24
-28
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
WP428_03_102912
7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
WP428 (v1.0.1) 2017 年 12 月 7 日 japan.xilinx.com 5
7 シ リーズ GTP ト ランシーバーでは、 BER 性能を確保するために、 シ ミ ュレーシ ョ ンでイコライゼーシ ョ ン後のアイの高さが 100mV かつアイの幅が 0.35UI である必要があ り ます。アイの高さおよびアイの幅のマージンは、 次のよ うに計算されます。
高さのマージン: 230/100 – 1 = 130%幅のマージン: 0.53/0.35 – 1 = 51.43%
このシ ミ ュレーシ ョ ン結果から、 7 シ リーズ GTP ト ランシーバーと 30 インチ FR4 を使用した リ ンクは、 アイの高さおよびアイの幅の両方の点で、 BER = 10–15 を達成するための十分なマージンを示しています。
7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
IBIS-AMI シ ミ ュレーシ ョ ンでは、7 シ リーズ GTP ト ランシーバーおよび 30 インチの FR4 を使用する6.25Gb/s シ リ アル リ ンクは、BER = 10–15 を十分なマージンで達成できる と評価されました。次のボード検証例では、 7 シ リーズ GTP ト ランシーバー特性評価ボード と 30 インチ FR4 ト レース ボードで構成された物理システムを使用して、ChipScope™ Analyzer のアイ スキャン機能と IBERT ツールによ りリ ンク マージンを数値化します。
アイ スキャンの概要アイ スキャンとは、RX 内のイコライゼーシ ョ ン後の信号品質を可視化するためのオンチップ スコープです。図 5 に示すよ うに、アイ スキャンは CDR データ サンプラーと同時に別個のサンプラーを実行します。 新しいサンプラーの水平 (時間) オフセッ トおよび垂直 (振幅) オフセッ トが設定可能です。 オフセッ ト設定ごとに、 指定した数のビッ トが送信されます。 データ サンプルとオフセッ ト サンプルが連続的に比較されます。 2 つのサンプルが等し くない場合、 エラー カウンターがインク リ メ ン ト します。エラー カウン ト を送信ビッ ト数で除算するこ とによ り ビッ ト エラー率が計算されます。
X-Ref Target - Figure 4
図 4 : 7 シリーズ GTP ト ランシーバーの IBIS-AMI シミ ュレーシ ョ ン結果
300.0
200.0
100.0
0.0
-100.0
-200.0
-300.0
50.00.0 100.0 150.0 200.0 250.0 300.0
1.4E-45
4E-7
7.2E-3
6.2E-4
2.5E-2
WP428_04_102312
Vol
ts (
mV
)
Pro
babi
lity
Time (ps)
6 japan.xilinx.com WP428 (v1.0.1) 2017 年 12 月 7 日
7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
アイ スキャン IP ツールは、アイ全体にわたってオフセッ ト を移動し、各オフセッ ト設定の BER を計算してから、 BER とオフセッ ト を統計的に相関付けてアイ ダイアグラムを再作成します。 図 6 に、 オフセッ トの動き と、 BER レコードに基づいて統計的に再作成されたアイ ダイアグラムを示します。
垂直オフセッ トが 0 に固定されている場合、 異なる水平オフセッ ト を使用した BER アイ スキャン レコードを利用して リ ンクのバスタブ曲線を生成できます。
複数の BER のアイの輪郭は、 BER が低くなるにつれてま とま り ます。 したがって、 低い BER の輪郭を高い BER の輪郭から外挿できます。
アイ スキャンを使用しない場合、シ リ アル リ ンクのターゲッ ト となる低 BER (通常 10–12 未満) の性能を得るには、 長いビッ ト ス ト リーム テス ト を実行します。 このテス ト時間は BER に比例します。 たとえば 6Gb/s の場合、 生の BER 10–12 に達するのに 3 分、 10–15 に達するのに 2,780 分、 10–17 に達するのに 193 日かかり ます。
さ らに、振幅、ポス トエンファシス、およびプリエンファシスの組み合わせの数は容易に数百にもなり、
この数と単一のテス ト実行時間を掛けあわせる必要があ り ます。 レシーバーのイコライゼーシ ョ ンも手
動で制御する場合、 テス ト時間はレシーバーのイコライゼーシ ョ ン設定数によ り指数関数的に増加しま
す。 これは非現実的な長さです。
単一または少数の設定である程度の確度のターゲッ ト BER が達成できる と しても、 長いビッ ト ス トリームで リ ンク BER をモニターするこ とによ り最適なイコライゼーシ ョ ン設定を確定するこ とは依然と して困難です。
X-Ref Target - Figure 5
図 5 : CDR データ サンプラーとオフセッ ト サンプラーの両方を使用するアイ スキャン
X-Ref Target - Figure 6
図 6 : アイ スキャン IP によるオフセッ トの制御と統計的に再作成されたアイ ダイアグラム
HardPCSLogic
SIPO RX CDR
CDR +Data
Sampler
OffsetSampler
ErrorCounter
XOR
SampleCounter
Eye ScanIP
WP428_05_102312
2
4
6
8
10
12
14
16
HORZOFFSET
VERTOFFSET
WP482_06_102912
Data Sample
Offset Sample
7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
WP428 (v1.0.1) 2017 年 12 月 7 日 japan.xilinx.com 7
さ らに、 BER モニターではリ ンク マージンが数値化されないため、 ト ランシーバー チャネルのばらつきの影響を考慮する確度は低くな り ます。
アイ スキャンを使用すれば、 これらの考慮事項に対処できます。適切な IP ツールとオンチップ アイ スキャンを併用するこ とで、 次の手順によ りシステム マージンを解析できます。
1. 比較的高い BER (たとえば 10–8) で、 複数のイコライゼーシ ョ ン設定からバスタブ曲線またはアイの輪郭を生成します。 この処理は、 設定数に応じて数分から数時間かかり ます。
2. バスタブ曲線またはアイの輪郭が示すマージンを比較して、 最適な設定を特定します。
3. 低い BER でのアイの輪郭とアイ マスクで、垂直マージンおよび水平マージンを数値化します。ターゲッ ト BER に達するために必要に応じて外挿法を使用します。
4. 特定された最適な設定を使用して、単一の長いビッ ト ス ト リーム テス ト を実行するこ とによ りシステム パフォーマンスを検証します。
すべての 7 シ リーズ ト ランシーバーには 2D アイ スキャンが備わっています。 7 シ リーズ GTP ト ランシーバーは、 このよ うな機能が組み込まれた業界初の低コス ト な量産向け FPGA です。
アイ スキャンが組み込まれた ChipScope Analyzer の IBERTザイ リ ンクスでは、 ザイ リ ンクス ト ランシーバーの検証用に ChipScope Analyzer の IBERT とい う独自のツールを用意しています。 シ リ アル通信リ ンクの設計者はこのツールを使用して、 ト ランシーバー
設定の変更、 ループバッ ク モードの設定、 テス ト パターンの選択、 ライン レートやビッ ト エラー率などのパラ メーターを指定したシ リ アル リ ンクのステータスをモニターするこ とによ り、選択した ト ランシーバーを動的に制御できます。 図 7 に、 これらのパラ メーターがすべて表示された IBERT のメ インウ ィンド ウを示します。
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7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
IBERT は 28nm でアイ スキャンを組み込むよ うに改善されました。GUI の [RX Margin Analysis] ウ ィンド ウでは次の設定が可能です。
1. シ リ アル リ ンクを選択する
2. TX エンファシス設定などのスイープ パラ メーターを設定する
3. 1-D バスタブ曲線または 2-D アイ、 スキャン解像度、 ターゲッ ト BER などのスキャン設定を選択する
図 8 は、 上記の機能がハイライ ト されている [RX Margin Analysis] ウ ィンド ウです。
X-Ref Target - Figure 7
図 7 : 8 個の GTP シリアル リンクを実行した場合の IBERT GUI のメイン ウィンドウ
WP428_07_102312
7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
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30 インチ FR4 ト レースを使用したアイ スキャンによるリンク マージンの解析例
アイ スキャンによる RX マージン解析を利用して、 30 インチ FR4 ト レースで 7 シ リーズ GTP TX および RX を接続した 6.25Gb/s シ リ アル リ ンクのシステム マージンを評価できます。 表 2 に、 テス トセッ ト アップを リ ス ト します。 TX 振幅、 エンファシス、 および RX EQ 設定は、 シ ミ ュレーシ ョ ンで使用したものとすべて同じです。
X-Ref Target - Figure 8
図 8 : IBERT GUI の [RX Margin Analysis] ウィンドウ
WP427_08_101612
Scan SettingsSweep ParametersLink Selection
1D Bath Tub Results
WP428_08_102912
表 2 : ハードウェア テストのセッ トアップ
テス ト ボードおよびデバイス A200T を備えた AC 722 特性評価ボード
ライン レート 6.25Gb/s
データ パターン PRBS31
TX 振幅 850mV
TX エンファシス オフ
RX EQ 適応 自動
リ ンク ト レース ボード 30 インチ FR4
アイ スキャン ターゲッ ト BER 10-8
アイ スキャンの垂直/水平解像度 2/2
10 japan.xilinx.com WP428 (v1.0.1) 2017 年 12 月 7 日
7 シリーズ GTP のオンチップ アイ スキャンによる物理的リンク マージンの解析
図 10 に、BER = 10–8 でアイ スキャンによ りキャプチャされた統計アイを示します。アイの高さは ~100(垂直コード ) です。 したがって、 測定されたアイの高さは ~200mV にな り ます。 アイの幅は ~0.56UIです。
10–8 以上での BER でのアイの輪郭から、 BER = 10–8 から BER = 10–15 でのアイの収束は、 5 コード未満 (垂直) および 0.05UI 未満 (水平) と推定されます。 したがって、 BER = 10–15 でのアイの開きは、高さが 95 コード以上、 幅が 0.51UI 以上である と推定されます。
チャネルのばらつきに対する BER 性能を約束するために 50 垂直コードおよび 0.35UI のアイ マスクを適用する と、 次のよ うにな り ます。
高さのマージン: 95/50-1 = 90%幅のマージン: 0.51/0.35 – 1 = 45.7%
X-Ref Target - Figure 9
図 9 : ケーブルとコネクタが接続された AC722 特性評価ボード
WP428_09_102312
X-Ref Target - Figure 10
図 10 : AC722 特性評価ボードで測定された 30 インチ FR4 での 7 シリーズ GTP アイ スキャンの結果
100
50
0
-50
-100
-0.5 -0.375 0.375-0.25 0.25-0.125 0.1250.0
e-1
e-2
e-3
e-4
e-5
e-6
e-7
e-8
BER
WP428_10_111312
Ver
tical
Offs
et (
Cod
es)
Horizontal Offset (UI)
まとめ
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したがって、シ ミ ュレーシ ョ ン結果と同様、このアイ スキャン測定の結果も 7 シ リーズ GTP ト ランシーバーと 30 インチ FR4 で作成した リ ンクは BER = 10–15 を達成する十分なシステム マージンがあることを示しています。 8 ページの図 7に示す BER は、 24 時間テス トの結果です。 1 つのビッ ト エラーもなしに BER = 1.9x10–15 に達しています。
まとめ
ザイ リ ンクスの 7 シ リーズ GTP ト ランシーバーは、 チャネル減衰を緩和するためのプログラマブルなイコライゼーシ ョ ン オプシ ョ ンを提供します。リ ンク チャネルのリ ンク マージン見積も りに IBIS-AMIシ ミ ュレーシ ョ ン キッ トが利用可能です。オンチップ 2D アイ スキャン機能によ り、実際のハードウェアを使用して リ ンク マージンを数値化するこ と もできます。 シ ミ ュレーシ ョ ンとアイ スキャンの両方で、 適切な外挿法によって非常に低い BER を実現できます。
イコライゼーシ ョ ン オプシ ョ ンの詳細は、『ザイ リ ンクス 7 シ リーズ FPGA ト ランシーバーの高速シ リアル インターフェイスでのイコライゼーシ ョ ン』 (WP419) を参照して ください。
IBIS-AMI モデル キッ トについては、 ザイ リ ンクス販売代理店にお問い合わせください。
オンチップ アイ スキャンの詳細は、『7 シ リーズ FPGA ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版) を参照して ください。 このホワイ トペーパーでは、 アイ スキャンを有効にするためにChipScope Analyzer の IBERT ツールを使用しています。 カスタマイズされたデザインでアイ スキャンを実装する方法は、 『MicroBlaze プロセッサ MCS によるアイ スキャン』 (XAPP743) を参照してください。
12 japan.xilinx.com WP428 (v1.0.1) 2017 年 12 月 7 日
改訂履歴
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日付 バージ ョ ン 内容
2017 年 12 月 7 日 1.0.1 誤字の修正。
2012 年 11 月 30 日 1.0 初版