1

1. Para el circuito mostrado; determinar:

a) Ecuación característica

b) Tabla de habilitación

SOLUCION:

Se tiene que: M’=M.CLK

N’=N.CLK

Cuando CLK=0, se tiene que M’=0 y N’=0; entonces la salida Qm+1 = Qn

Cuando CLK=1, se tiene que M’=M y N’=N

Su Tabla de Verdad sería:

M N P C CLK Qn+1 Q’n+1

X X 1 1 X N.P. N.P.

X X 0 1 X 0 1

X X 1 0 X 1 0

X X 0 0 ↓ Qn Q’n

0 0 0 0 ↑ Qn Q’n

0 1 0 0 ↑ 1 0

1 0 0 0 ↑ 0 1

1 1 0 0 ↑ N.P. N.P.

0

0?

M

NQ'

1

2

3

U1:A

74LS08

4

5

6

U1:B

74LS08

U1:A(B)

2

3

1

U2:A

74LS02

5

6

4

U2:B

74LS02

1

2

3

U3:A

74LS32

4

5

6

U3:B

74LS32

0

0

? QM'

N'

2

Su ecuación característica sería:

M N Qn Qn+1

0 0 0 0

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 X

1 1 1 X

Aplicando Karnaugh para “Qn+1”:

M M'

X X 1 1 N

0 0 1 0 N'

Qn' Qn Qn Qn'

Su tabla de habilitación sería:

Qn Qn+1 M N

0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

3

Se tiene entonces que:

Qn Qn+1 M N

0 0 X 0

0 1 X 1

1 0 1 X

1 1 0 X

4

2.- Se tiene un flip flop AB (FF-AB) cuya característica de operación se muestra a

continuación:

CLK Qn+1 Q’n+1

0 0 X X X 1 1

0 1 X X X 1 0

1 0 X X X 0 1

1 1 0 0 ↓ 0 1

1 1 0 1 ↓ Qn Q’n

1 1 1 0 ↓ Q’n Qn

1 1 1 1 ↓ 1 0

a) Diseñar circuito de conversión de FF-AB a FF-JK.

b) Diseñar circuito de conversión de FF-JK a FF-AB.

SOLUCION:

De la tabla tenemos que:

Qn+1

0 0 0

0 1 Qn

1 0 Q’n

1 1 1

5

Su ecuación característica sería:

Qn Qn+1

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 1

Aplicando Karnaugh para “Qn+1”:

Se sabe que la ecuación característica del FF-JK es:

Comparando las 2 ecuaciones se tiene que:

A A'

1 1 1 0 B

1 0 0 0 B'

Qn' Qn Qn Qn'

6

Implementando:

Conversión de de FF-JK a FF-AB:

Conversión de de FF-AB a FF-JK:

0

0

?

A

B

Q'

(CLK)? QJ

4Q

15

CLK1

K16

Q14

S2

R3

1 2

U2:A

74LS04

0

0

?

J

K

Q'

(CLK)? QJ

4Q

15

CLK1

K16

Q14

S2

R3

1 2

U2:A

74LS04

A

B

7

3.- Analizando la estructura interna del IC 555 y su operación en modo astable,

desarrollar:

a) Demostrar que la frecuencia es

b) Determinar el intervalo de valores del ciclo de trabajo, para un circuito astable

convencional.

SOLUCION:

a) Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro,

y poder analizar el tiempo de carga y descarga del condensador.

Para el tiempo de carga se tiene que:

(

)

Teniendo en cuenta que el condensador esta cargándose de 0→1/3, entonces:

Reemplazando, tenemos que:

(

) (

)

(

) (

)

(

) (

)

Para el tiempo de descarga se tiene que:

(

)

8

Teniendo en cuenta que el condensador esta descargándose de 1/3→2/3, entonces:

Reemplazando, tenemos que:

(

) (

)

(

) (

)

(

) (

)

El periodo sería:

b) El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo

total (T) por el 100%.

En un caso especial se da que , esto se cumple cuando el ; en dicho

caso el ciclo de trabajo estará comprendido entre los siguientes valores:

9

4.- Diseñar un circuito digital; que permita visualizar en 2 display numéricos. Los

resultados de una competencia atlética, en el cual participan 8 personas por vez.

Considere que en la meta existen sensores de llegada para cada participante. Los

resultados se visualizan desde el momento, en que todos los participantes lleguen a la

meta.

SOLUCION:

Nos piden que en un display muestre el número de la camiseta del participante y en el

otro el puesto en el que quedo, para lo cual en la meta hay sensores.

0

0

0

0

0

0

0

0

1

2

3

U1:A

74LS32

4

5

6

U1:B

74LS32

9

10

8

U1:C

74LS32

12

13

11

U1:D

74LS32

1

2

3

U2:A

74LS32

4

5

6

U2:B

74LS32

9

10

8

U2:C

74LS32

CKA14

Q012

CKB1

Q19

Q28

Q311

R0(1)2

R0(2)3

R9(1)6

R9(2)7

U3

7490

12

U4:A74LS04

A7

QA13

B1

QB12

C2

QC11

D6

QD10

BI/RBO4

QE9

RBI5

QF15

LT3

QG14

U5

74LS47

D0

D1

Q0

Q1

Q2D2

D3

D4

D5

D6

D7

EI EO

Q3

D8

D9

U6

ENCODER_10_4

A7

QA13

B1

QB12

C2

QC11

D6

QD10

BI/RBO4

QE9

RBI5

QF15

LT3

QG14

U7

74LS47

Este display muestra el puesto en que ah

quedado cada participante.

Este display muestra el numero de la camiseta

de cada participante.

10

5.- Diseñar el circuito de un reloj digital, que permita visualizar en displays; las horas

(00-23hrs) y minutos (00-59) en tiempo real.

a) Utilizar solamente FF-JK y puertas lógicas

b) Utilizar solamente FF-D y puertas lógicas

c) Utilizar IC 7490

d) Utilizar IC7493

SOLUCION:

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT3

QG

14

U1

74LS

47

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT3

QG

14

U2

74LS

47

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT3

QG

14

U3

74LS

47

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT3

QG

14

U4

74LS

47

J4

Q15

CLK

1

K16

Q14

S2

R3

U5:

A

74LS

76

J9

Q11

CLK

6

K12

Q10

S7

R8

U5:

B

74LS

76

J4

Q15

CLK

1

K16

Q14

S2

R3

U6:

A

74LS

76

J9

Q11

CLK

6

K12

Q10

S7

R8

U6:

B

74LS

76

J4

Q15

CLK

1

K16

Q14

S2

R3

U7:

A

74LS

76

J9

Q11

CLK

6

K12

Q10

S7

R8

U7:

B

74LS

76

J4

Q15

CLK

1

K16

Q14

S2

R3

U8:

A

74LS

76

U6:

B(C

LK)

12

3

U9:

A

74LS

00

4 5

6

U9:

B

74LS

00

J9

Q11

CLK

6

K12

Q10

S7

R8

U8:

B

74LS

76

J4

Q15

CLK

1

K16

Q14

S2

R3

U10

:A

74LS

76

J9

Q11

CLK

6

K12

Q10

S7

R8

U10

:B

74LS

76

J4

Q15

CLK

1

K16

Q14

S2

R3

U11

:A

74LS

76

J9

Q11

CLK

6

K12

Q10

S7

R8

U11

:B

74LS

76

J4

Q15

CLK

1

K16

Q14

S2

R3

U12

:A

74LS

76

J9

Q11

CLK

6

K12

Q10

S7

R8

U12

:B

74LS

76

109

8

U9:

C

74LS

00

1312

11

U9:

D

74LS

00

1

2

3

U13

:A74

LS08

RE

LO

J U

TIL

IZA

ND

O S

OL

O F

F-J

K Y

PU

ER

TA

S L

OG

ICA

S

11

D2

Q5

CLK

3

Q6

S4

R1

U1

:A

74

74

D12

Q9

CLK

11

Q8

S10

R13

U1

:B

74

74

D2

Q5

CLK

3

Q6

S4

R1

U2

:A

74

74

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U3

74

48

U4

NA

ND

D12

Q9

CLK

11

Q8

S10

R13

U2

:B

74

74

D2

Q5

CLK

3

Q6

S4

R1

U5

:A

74

74

D12

Q9

CLK

11

Q8

S10

R13

U5

:B

74

74

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U6

74

48

D2

Q5

CLK

3

Q6

S4

R1

U7

:A

74

74

U8

NA

ND

D12

Q9

CLK

11

Q8

S10

R13

U7

:B

74

74

D2

Q5

CLK

3

Q6

S4

R1

U9

:A

74

74

D12

Q9

CLK

11

Q8

S10

R13

U9

:B

74

74

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U10

74

48

U11

NA

ND

D2

Q5

CLK

3

Q6

S4

R1

U1

2:A

74

74

D12

Q9

CLK

11

Q8

S10

R13

U1

2:B

74

74

D2

Q5

CLK

3

Q6

S4

R1

U1

3:A

74

74

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U14

74

48

D12

Q9

CLK

11

Q8

S10

R13

U1

3:B

74

74

U15

NA

ND

D2

Q5

CLK

3

Q6

S4

R1

U1

6:A

74

74

D12

Q9

CLK

11

Q8

S10

R13

U1

6:B

74

74

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U18

74

48

D12

Q9

CLK

11

Q8

S10

R13

U1

7:B

74

74

D2

Q5

CLK

3

Q6

S4

R1

U2

0:A

74

74

D12

Q9

CLK

11

Q8

S10

R13

U2

0:B

74

74

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U21

74

48

D2

Q5

CLK

3

Q6

S4

R1

U2

2:A

74

74

U23

NA

ND

U19

NA

ND

U2:B

(CLK

)

RE

LO

J U

TIL

IZA

ND

O S

OL

O F

F-D

Y

P

UE

RT

AS

L

OG

ICA

S

CK

A14

QA

12

CK

B1

QB

9

QC

8

QD

11

R0

(1)

2

R0

(2)

3

U1

74

93

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U4

74

48

CK

A14

QA

12

CK

B1

QB

9

QC

8

QD

11

R0

(1)

2

R0

(2)

3

U2

74

93

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U3

74

48

CK

A14

QA

12

CK

B1

QB

9

QC

8

QD

11

R0

(1)

2

R0

(2)

3

U5

74

93

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U6

74

48

CK

A14

QA

12

CK

B1

QB

9

QC

8

QD

11

R0

(1)

2

R0

(2)

3

U7

74

93

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U8

74

48

CK

A14

QA

12

CK

B1

QB

9

QC

8

QD

11

R0

(1)

2

R0

(2)

3

U9

74

93

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U10

74

48

CK

A14

QA

12

CK

B1

QB

9

QC

8

QD

11

R0

(1)

2

R0

(2)

3

U11

74

93

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U12

74

48

U13

AN

D

U14

AN

D

U15

AN

D

U16

AN

D

U17

AN

D

U1

(CK

A)

RE

LO

J

UT

ILIZ

AN

DO

S

OL

O

IC

74

LS

93

12

6.- Para un circuito secuencial se tiene:

CK

A14

Q0

12

CK

B1

Q1

9

Q2

8

Q3

11

R0

(1)

2

R0

(2)

3

R9

(1)

6

R9

(2)

7

U1

74

90

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U2

74

47

CK

A14

Q0

12

CK

B1

Q1

9

Q2

8

Q3

11

R0

(1)

2

R0

(2)

3

R9

(1)

6

R9

(2)

7

U3

74

90

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U4

74

47

CK

A14

Q0

12

CK

B1

Q1

9

Q2

8

Q3

11

R0

(1)

2

R0

(2)

3

R9

(1)

6

R9

(2)

7

U5

74

90

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U6

74

47

CK

A14

Q0

12

CK

B1

Q1

9

Q2

8

Q3

11

R0

(1)

2

R0

(2)

3

R9

(1)

6

R9

(2)

7

U7

74

90

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U8

74

47

CK

A14

Q0

12

CK

B1

Q1

9

Q2

8

Q3

11

R0

(1)

2

R0

(2)

3

R9

(1)

6

R9

(2)

7

U9

74

90

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U10

74

47

CK

A14

Q0

12

CK

B1

Q1

9

Q2

8

Q3

11

R0

(1)

2

R0

(2)

3

R9

(1)

6

R9

(2)

7

U11

74

90

A7

QA

13

B1

QB

12

C2

QC

11

D6

QD

10

BI/R

BO

4Q

E9

RB

I5

QF

15

LT

3Q

G14

U12

74

47

U1

(CK

A)

RE

LO

J U

TIL

IZA

ND

O S

OL

O IC

74L

S90

13

Desarrolle:

a) Tabla de estados

b) Determinar secuencia de estados

SOLUCION:

Implementación:

De la tabla de verdad del FF-JK se tiene que:

Qn+1

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

J4

Q15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

1 2 3 4

1

2

3

U3:A

74LS32

4

5

6

U3:B

74LS32

9

10

8

U3:C

74LS32

1

2

3

U4:A

74LS08

4

5

6

U4:B

74LS08

12

13

11

U3:D

74LS32

9

10

8

U4:C

74LS08

U1:A(CLK)

1

2

3

U5:A

74LS32

12

13

11

U4:D

74LS08

1

2

3

U6:A

74LS08

4

5

6

U6:B

74LS08

4 5

6

U5:B74LS32

14

0 0 Qn

0 1 0

1 0 1

1 1 Q’n

Entonces tenemos que:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 1 0 1 1 0 1 0 1

12 1 1 0 0 1 1 1 0 1 1 1 0

7 0 1 1 1 1 1 0 1 0 1 0 0

9 1 0 0 1 0 1 0 0 1 0 1 0

3 0 0 1 1 1 1 0 1 1 0 0 1

10 1 0 1 0 1 1 1 0 0 1 0 1

4 0 1 0 0 1 1 1 1 0 1 0 1

8 1 0 0 0 1 0 1 0 0 1 1 0

13 1 1 0 1 0 1 0 0 0 1 1 0

5 0 1 0 1 0 1 0 1 0 1 0 1

0 0 0 0 0

Viendo del cuadro podemos apreciar que hay 10 estados:

0, 3, 4, 5, 7, 8, 9, 10, 12,13; los cuales están intercalados de la siguiente forma:

0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12, …

7.- Diseñar un contador que realice la generación de los estados siguientes:

C1 C2 ESTADOS

0 0 0, 1, 2, … 14, 15, 14, 13, … 2, 1, 0, 1, 2, 3, 4, … 14, 15, 14, …

15

0 1 0, 1, 2, … 14, 15, 1, 2, … 14, 15, 2, 3, 4, … 14, 15, 3, 4, …

1 0 0, 1, 2, … 14, 15, 0, 1, 2, … 13, 14, 0, 1, 2, … 12, 13, 0, 1, 2, …

1 1 0, 1, 2, … 13, 14, 15, 14, … 2, 1, 2, … 13, 14, 13, …

SOLUCION:

Para el 1er Caso, cuando:

0, 1, 2,… 14, 15, 14, 13,… 2, 1, 0, 1, 2, 3, 4,… 14, 15, 14,…

Implementación:

En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15 y

una vez que llega al máximo o mínimo valor da un pulso por la pata 13 (RC0), el cual la

vamos a aprovechar para mandarla a la señal de un FF-JK que esta en estado de

memoria (J=1 y K=1), el cual va hacer que el contador que estaba en Up al inicio

cambie a Down y así sucesivamente.

Para el 2do Caso, cuando:

0, 1, 2,… 14, 15, 1, 2,… 14, 15, 2, 3, 4,… 14, 15, 3, 4,…

Implementación:

D015

Q03

D11

Q12

D210

Q26

D39

Q37

RCO13

CLK14

E4

D/U5

PL11

TC12

U1

74LS191J

4Q

15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

U1(CLK)?

?

?

?

16

En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a

contar de 0 a 15, después que llegue a 15 la pata 12(TC) de dicho contador se conecta a

la entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma

vez mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15

mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar

como registro y va a salir lo que esta en la entrada o sea lo que te bote el 1er contador.

Para el 3er Caso, cuando:

0, 1, 2,… 14, 15, 0, 1, 2,… 13, 14, 0, 1, 2,… 12, 13, 0, 1, 2,…

En este circuito se va a usar dos contadores uno en Up y el otro en Down, también se va

a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este

caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do

contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load

del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B

siempre se va a cumplir entonces siempre esa salida va a estar en “1” y cuando cambie

a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y así

sucesivamente hasta obtener nuestra secuencia deseada.

Implementación:

D015

Q03

D11

Q12

D210

Q26

D39

Q37

RCO13

CLK14

E4

D/U5

PL11

TC12

U1

74LS191

?

?

?

?

D015

Q03

D11

Q12

D210

Q26

D39

Q37

RCO13

CLK14

E4

D/U5

PL11

TC12

U2

74LS191

U1(CLK)

1 2

U3:A

74LS04

3 4

U3:B

74LS04

5 6

U3:C

74LS04

13 12

U3:D

74LS04

1

2

3

U4:A

74LS32

4

5

6

U4:B

74LS32

9

10

8

U4:C74LS32

17

8.- Diseñar un circuito digital para activar lámparas en la secuencia siguiente:

D015

Q03

D11

Q12

D210

Q26

D39

Q37

RCO13

CLK14

E4

D/U5

PL11

TC12

U1

74LS191

?

?

?

?

D015

Q03

D11

Q12

D210

Q26

D39

Q37

RCO13

CLK14

E4

D/U5

PL11

TC12

U2

74LS191

U1(CLK)

A010

A112

A213

A315

B09

B111

B214

B31

A<B2

QA<B7

A=B3

QA=B6

A>B4

QA>B5

U3

74LS85

1 2

U4:A

74LS04

34

U4:B

74LS04

18

LA NO SI NO SI NO SI NO SI NO SI SI

LB NO NO SI SI NO SI SI NO SI SI NO

LC NO NO SI NO SI SI SI SI NO SI SI

LD NO SI NO NO SI NO SI SI NO SI NO

SOLUCION:

Hay dos formas de solucionar el problema: una es usando un contador y haciendo

Karnaugh para cada salida, o haciéndolo por secuencia de estados.

1er Caso: Por secuencia de estados

LA 0 1 0 1 0 1 0 1 0 1 1

LB 0 0 1 1 0 1 1 0 1 1 0

LC 0 0 1 0 1 1 1 1 0 1 1

LD 0 1 0 0 1 0 1 1 0 1 0

La secuencia de estados es:

0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10

Haciendo la tabla de habilitación con FF-JK, tenemos:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1

0 0 0 0 0 1 X 0 X 0 X 1 X

9 1 0 0 1 X 1 1 X 1 X X 1

6 0 1 1 0 1 X X 0 X 1 0 X

12 1 1 0 0 X 1 X 1 1 X 1 X

3 0 0 1 1 1 X 1 X X 0 X 1

14 1 1 1 0 X 1 X 0 X 0 1 X

7 0 1 1 1 1 X X 1 X 0 X 0

11 1 0 1 1 X 0 0 X X 1 X 1

8 1 0 0 0 X 0 1 X 1 X 1 X

15 1 1 1 1 X 0 X 1 X 0 X 1

10 1 0 1 0 X 1 0 X X 1 0 X

Aplicando Karnaugh para las funciones, de lo cual obtenemos:

19

+

Implementación:

2do Caso: Con un contador y puertas lógicas

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

J4

Q15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

1 2 3 4

U1:A(CLK)

1

2

3

U3:A

74LS136

1

2

3

U4:A

74LS32

1

2

3

U5:A

74LS08

4

5

6

U3:B

74LS136

4

5

6

U4:B

74LS32

4

5

6

U5:B

74LS08

9

10

8

U5:C

74LS08

9

10

8

U4:C

74LS32

12

13

11

U5:D

74LS08

12

13

11

U4:D

74LS32

1

2

3

U6:A

74LS32

20

LA 0 1 0 1 0 1 0 1 0 1 1

LB 0 0 1 1 0 1 1 0 1 1 0

LC 0 0 1 0 1 1 1 1 0 1 1

LD 0 1 0 0 1 0 1 1 0 1 0

Obtenemos la siguiente tabla:

La Lb Lc Ld d c b a

0 0 0 0 0 0 0 0

1 0 0 1 0 0 0 1

0 1 1 0 0 0 1 0

1 1 0 0 0 0 1 1

0 0 1 1 0 1 0 0

1 1 1 0 0 1 0 1

0 1 1 1 0 1 1 0

1 0 1 1 0 1 1 1

0 1 0 0 1 0 0 0

1 1 1 1 1 0 0 1

1 0 1 0 1 0 1 0

Aplicando Karnaugh para “La”:

d d'

a' X X 0 0 c

a X X 1 1

a 1 X 1 1 c'

a' 0 1 0 0

b' b b b'

Aplicando Karnaugh para “Lb”:

d d'

a' X X 1 0 c

a X X 0 1

a 1 X 1 0 c'

a' 1 0 1 0

b' b b b'

Aplicando Karnaugh para “Lc”:

d d'

a' X X 1 1 c

21

a X X 1 1

a 1 X 0 0 c'

a' 0 1 1 0

b' b b b'

Aplicando Karnaugh para “Lc”:

d d'

a' X X 1 1 c

a X X 1 1

a 1 X 0 0 c'

a' 0 1 1 0

b' b b b'

Implementación:

9.- Diseñar divisor de frecuencia:

a) Entre 4

b) Entre 7

CKA14

QA12

CKB1

QB9

QC8

QD11

R0(1)2

R0(2)3

U1

74LS93

U1(CKA)

9

10

8

U2:C

74LS08

1

2

3

U3:A

74LS32

?

12

13

11

U2:D

74LS08

4

5

6

U3:B

74LS32

1

2

3

U2:A

74LS081

2

3

U4:A

74LS08

4 5

6

U2:B74LS08

4

5

6

U4:B

74LS08

12

1 2

U5:A

74LS04

12

3

12

12

1

2

3

9

10

8

U3:C

74LS32

12

13

11

U3:D

74LS32

?

12

13

11

U4:D

74LS08

3 4

U5:B

74LS04

1

2

3

U6:A

74LS08

4

5

6

U6:B

74LS08

1

2

3

U7:A

74LS32

4

5

6

U7:B

74LS32

?9

10

8

U6:C

74LS08

12

13

11

U6:D

74LS08

9

10

8

U7:C

74LS32

?

9

10

8

U4:C

74LS08

12

13

11

U7:D

74LS32

La

Lb

Lc

Ld

22

c) Entre 9

d) Entre 12

e) Entre 24

f) Entre 60

Utilizando FF-JK.

SOLUCION:

a) Divisor de frecuencia entre 4

b) Divisor de frecuencia entre 7

c) Divisor de frecuencia entre 9

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

? ?

U1:A(CLK)

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

? ?

U1:A(CLK)J

4Q

15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

?

1

2

3

1

2

3

12

23

d) Divisor de frecuencia entre 12

e) Divisor de frecuencia entre 24

f) Divisor de frecuencia entre 60

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

? ?

U1:A(CLK)J

4Q

15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

?

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

?

1

2

312

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

? ?

U1:A(CLK)J

4Q

15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

?

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

?

1

2

312

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

? ?

U1:A(CLK)J

4Q

15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

?

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

?

1

2

312

J4

Q15

CLK1

K16

Q14

S2

R3

U3:A

74LS76

?

24

10.- Diseñar el circuito a partir del diagrama siguiente:

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

? ?

U1:A(CLK)J

4Q

15

CLK1

K16

Q14

S2

R3

U2:A

74LS76

?

J9

Q11

CLK6

K12

Q10

S7

R8

U2:B

74LS76

?

1

2

312

J4

Q15

CLK1

K16

Q14

S2

R3

U3:A

74LS76

?

J9

Q11

CLK6

K12

Q10

S7

R8

U3:B

74LS76

?

1

2

3

1

2

3

25

SOLUCION:

M= Entrada

N= Salida

Haciendo la tabla de estados:

EST. Q2n Qn M N Q2n+1 Qn+1

0 0 0 0 1 0 1

1 0 0 1 0 1 1

2 0 1 0 0 0 1

3 0 1 1 1 1 0

4 1 0 0 1 1 1

5 1 0 1 0 0 0

6 1 1 0 0 1 0

7 1 1 1 1 1 1

Aplicando Karnaugh para “Q2n+1”:

Q2n Q2n'

1 1 1 0 Qn

1 0 1 0 Qn'

M' M M M'

Aplicando Karnaugh para “Qn+1”:

26

Q2n Q2n'

0 1 0 1 Qn

1 0 1 1 Qn'

M' M M M'

Aplicando Karnaugh para “N”:

Q2n Q2n'

0 1 1 0 Qn

1 0 0 1 Qn'

M' M M M'

De las formulas de la ecuación característica de los FF-JK, se tiene que:

Comparando con los resultados, nos da:

Implementando:

27

J4

Q15

CLK1

K16

Q14

S2

R3

U1:A

74LS76

J9

Q11

CLK6

K12

Q10

S7

R8

U1:B

74LS76

0

1

2

3

U2:A

74LS136

1 2

U3:A

74LS04

1

2

3

U4:A

74LS32

34

U3:B

74LS04

4

5

6

U2:B

74LS136

1

2

3

U5:A

74LS08

?

?

?

U1:A(CLK)