Micro Picc on Tad Or

LABORATORIO DE ELECTRNICA DIGITAL 1 EQUIPO 3 PRCTICA # 5

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NDICE:

OBJETIVO ....................................................................................................................... 2

INTRODUCCIN...............................................................................................2

Flip-flop. .................................................................................................................... 3 Circuito bsico flip-flop............................................................................................. 3 Flip-flop RS temporizado .......................................................................................... 6 Flip-flop D ................................................................................................................. 7 Flip-flop JK................................................................................................................ 8

Flip-flop T ............................................................................................................... 10 Disparo del flip-flop ................................................................................................ 11 Flip-flop maestro-esclavo ........................................................................................ 11 Flip-flop disparo por borde...................................................................................... 11 Anlisis de circuitos secuenciales temporizados ..................................................... 12 Tabla de estados ...................................................................................................... 12 Diagrama de estados................................................................................................ 12 Diseo de contadores............................................................................................... 13 El LM555................................................................................................................. 13 Funcionamiento como aestable ............................................................................... 16

DESARROLLO TERICO ............................................................................................... 19 DESARROLLO EXPERIMENTAL .................................................................................. 24 DIAGRAMAS ..................................................................................................................... 25

Diagramas lgico ..................................................................................................... 25 Diagrama a bloques ................................................................................................. 26

SIMULACIN................................................................................................................... 27 CONCLUSIONES .............................................................................................................. 29 BIBLIOGRAFIA ................................................................................................................ 29 ANEXO ............................................................................................................................. . 30

Informacin del manual. ......................................................................................... 30


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OBJETIVO:

Disear y construir un contador ascendente descendente mdulo 16 para agregarlo a la etapa del decodificador hexadecimal de la prctica anterior, para poder observar en el display los dgitos hexadecimales cambiando de manera ascendente o descendente segn se necesite a una frecuencia a la que se puedan observar los cambios INTRODUCCIN: Los circuitos digitales que hasta ahora se han considerado, han sido combinacionales, esto es, las salidas en cualquier momento dependen por completo de las entradas presentes en ese tiempo. Aunque cualquier sistema digital es susceptible de tener circuitos combinacionales, la mayora de los sistemas que se encuentran en la practica tambin incluyen elementos de memoria, los cuales requieren que el sistema se describa en trminos de lgica Secuencial. Un diagrama a bloques de un circuito secuencial consta de un circuito combinacional al que se conectan elementos de memoria para formar una trayectoria de retroalimentacin. Los elementos de memoria son dispositivos capaces de almacenar dentro de ellos informacin binaria. La informacin binaria almacenada en los elementos de memoria en cualquier momento dado se define como el estado del circuito secuencial. El circuito secuencial recibe informacin binaria de entradas externas. Estas entradas, junto con el estado presente de los elementos de memoria, determinan el valor binario en las terminales de salida. Tambin determinan las condiciones para cambiar el estado en los elementos de memoria. Hay dos tipos principales de circuitos secuenciales. Su clasificacin depende del temporizado de sus seales. Un circuito secuencial sincrono es un sistema cuyo comportamiento puede definirse por el conocimiento de sus seales en instantes discretos de tiempo. El comportamiento de un circuito secuencial asincrono depende del orden en el cual cambian sus seales de entrada y puede afectarse en cualquier instante de tiempo. Los elementos de memoria que por lo comn se utilizan en los circuitos secuenciales asncronos son dispositivos de retardo de tiempo. La capacidad de memoria de un dispositivo de retardo de tiempo se debe al hecho de que toma un tiempo finito para que la seal se propague a travs del dispositivo. Un sistema lgico secuencial asncrono, por definicin, debe emplear seales que afecten los elementos de memoria solo en instantes discretos de tiempo. Una forma de lograr este objetivo es usar pulsos de duracin limitada a travs del sistema, de modo que una amplitud de pulso represente la lgica 1 y otra amplitud (o la ausencia de pulso) represente la lgica 0. Los sistemas lgicos secuenciales sncronos utilizan amplitudes fijas, como niveles de voltaje para seales binarias. La sincronizacin se logra a travs de un dispositivo sincronizador llamado reloj maestro generador, el cual genera un tren peridico de pulsos de reloj. Los pulsos de reloj se distribuyen a travs del sistema de tal forma que los elementos de memoria estn afectados solo por la llegada del pulso de sincronizacin. Los elementos de memoria que se utilizan en los circuitos secuenciales de reloj se llaman flip-flops estos circuitos son celdas binarias capaces de almacenar un bit de informaron. Un


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circuito flip-flop tiene dos salidas, una para el valor normal y otra para el valor complementario del bit almacenado en l. La informacin binaria puede entrar a un flip-flop es una gran variedad de formas, hecho que da lugar a diferentes tipos de flip-flops.

FLIP-FLOPS.

Un circuito flip-flop puede mantener un estado binario en forma indefinida (en cuanto se suministre potencia al circuito) hasta que recibe la direccin de una seal de entrada para cambiar de estado. La diferencia principal entre los diversos tipos de flip-flops esta en el nmero de entradas que poseen y en la manera en la cual las entradas afectan el estado binario. Los flip-flops tambin se denominan "cerrojos", "multivibradores biestables" o "binarios". Los flip-flops pueden construirse a partir de puertas lgicas, como, por ejemplo, puertas NAND, o comprarse en forma de circuitos integrados. Los flip-flops se interconectan para formar circuitos lgicos secuenciales que almacenen datos, generen tiempos, cuenten y sigan secuencias. CIRCUITO BSICO FLIP-FLOP Un circuito flip-flop puede construirse con dos compuertas NAND o dos compuertas NOR. La conexin y el acoplamiento cruzado mediante la salida de una compuerta a la entrada de otra constituye una trayectoria de retroalimentacin. Por esta razn los circuitos se clasifican como secuenciales asncronos. Cada flip-flop tiene dos salidas Q y Q', y dos entradas, SET para ajustar y RESET para restaurar. A este tipo de flip-flop se les llama RS directamente acoplado o seguro. Un flip-flop tiene dos estados utiles, cuando Q=1 y Q'=0, esta en el estado ajuste (o estado 1). Cuando Q=0 y Q'=1, esta en el estado despejado (o estado 0). Las salidas Q y Q' son complementarias la una de la otra y se refieren como las salidas normal y complementaria, respectivamente. El estado binario del flip-flop se toma para que sea el valor de la salida normal. Bajo operacin normal, ambas entradas permanecen en 0 a menos que tenga que cambiarse el estado de flip-flop. La aplicacin de un 1 momentneo a la entrada de ajuste provoca que el flip-flop pase al estado ajuste. La entrada ajuste debe volver a 0 antes de que un 1 se aplique a la entrada restaurar. Un 1 momentneo aplicado a la entrada de restaurar causa que el flip-flop vaya al estado despejado. Cuando ambas entradas son inicialmente 0, un 1 aplicado a la entrada de puesto mientras el flip-flop esta en el estado despejado deja las salidas sin cambio. Cuando se aplica un 1 a ambas entradas de ajuste y restaurar, ambas salidas pasan a 0, este estado del flip-flop es indefinido y por lo tanto se evita. Si ambas entradas ahora van a 0, el estado del flip-flop es indeterminado y depende de cual entrada permanezca en 1 mas tiempo de la transicin a 0. Estas construcciones se muestran en los diagramas lgicos de las figuras. Cada circuito forma un flip-flop bsico del cual se puede construir uno ms complicado. La conexin de acoplamiento nter cruzado de la salida de una compuerta a la entrada de la otra constituye


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un camino de realimentacin. Por esta razn, los circuitos se clasifican como circuitos secunciales asincrnicos. Cada flip-flop tiene dos salidas, Q y Q y dos entradas S (set) y R (reset). Este tipo de flip-flop se llama flip-flop RS acoplado directamente o bloqueador SR (SR latch). Las letras R y S son las iniciales de los nombres en ingls de las entradas (reset, set).

1 R(puesta a cero) Q 0

1 S(puesta a uno) Q 0

(a) Diagrama lgico.

S R Q Q 1 0 1 0 0 0 1 0 (despus de S=1, R=0) 0 1 0 1 0 0 0 1 (despus de S=0, R=1) 1 1 0 0

(b) Tabla de verdad.

Circuito flip-flop bsico con compuertas NOR.

Para analizar la operacin del circuito de la figura se debe recordar que la salida de una compuerta NOR es 0 si cualquier entrada es 1 y que la salida es 1 solamente cuando todas las entradas sean 0. Como punto de partida asmase que la entrada de puesta a uno (set) es 1 y que la entrada de puesta a cero (reset) sea 0. Como la compuerta 2 tiene una entrada de 1, su salida Q debe ser 0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las salidas permanecern iguales ya que la salida Q permanece como 1, dejando una entrada de la compuerta 2 en 1. Esto causa que la salida Q permanezca en 0 lo cual coloca ambas entradas de la compuerta nmero 1 en 0 y as la salida Q es 1. De la misma manera es posible demostrar que un 1 en la entrada de puesta a cero cambia a 0, las salidas no cambian.

Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero ambas salidas Q y Q van a 0. Esta condicin viola el hecho de que las salidas Q y Q son complementos entre s. En operacin normal esta condicin debe evitarse asegurndose de que no se aplica un 1 a ambas entradas simultneamente.


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Un flip-flop tiene dos entradas tiles. Cuando Q=1 y Q=0 estar en el estado de puesta a uno (o estado 1). Cuando Q=0 y Q=1 estar en el estado de puesta a cero (o estado 0) . Las salidas Q y Q son complementos entre s y se les trata como salidas normales y de complemento respectivamente. El resultado binario de un flip-flop se toma como el valor de su salida normal.

1 S(puesta a uno) Q 0

1 R(puesta a cero) Q 0

(a) Diagrama lgico

S R Q Q 1 0 0 1 1 1 0 1 (despus de S=1,

R=0) 0 1 1 0 1 1 1 0 (despus de S=0,

R=1) 0 0 1 1

(b) Tabla de verdad

Circuito flip-flop bsico con compuertas NAND.

Bajo operacin normal, ambas entradas permanecen en 0 a no ser que el estado del flip-flop haya cambiado. La aplicacin de un 1 momentneo a la entrada de puesta a uno causar que el flip-flop vaya a ese estado. La entrada de puesta a uno debe volver a cero antes que se aplique un 1 a la entrada de puesta a cero. Un 1 aplicado momentneo aplicado a la entrada de puesta a cero causar que el flip-flop vaya al estado de borrado (o puesta a cero) Cuando ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a uno o se aplica un 1 a la entrada de puesta a cero mientras que el flip-flop est en el estado de borrado, quedarn las salidas sin cambio. Cuando se aplica un 1 a ambas entradas de puesta a uno y de puesta a cero, ambas salidas irn a 0. Este estado es indefinido y se evita normalmente. Si ahora ambas salidas van a 0, el estado del flip-flop es indeterminado y depende de aquella entrada que permanezca por mayor tiempo en 1 antes de hacer la transicin a 0. El circuito flip-flop bsico NAND de la figura opera con ambas entradas normalmente en 1 a no ser que el estado del flip-flop tenga que cambiarse. La aplicacin de un 0 momentneo a la entrada de puesta a uno, causar que Q vaya a 1 y Q vaya a 0, llevando el flip-flop al estado de puesta a uno. Despus que la entrada de puesta a uno vuelva a 1, un 0 momentneo en la entrada de puesta a cero causar la transicin al estado de borrado (clear). Cuando ambas entradas vayan a 0, ambas salidas irn a 1; esta condicin se evita en la operacin normal de un flip-flop.


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(a) Diagrama lgico.

Qn +1 = S + R Q SR = 0

(b) Smbolo grfico. . (d) Ecuacin caracterstica.

Qn S R Qn +1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 Indeterminado1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 Indeterminado

(c) Tabla caracterstica.

Flip-flop RS temporizado

FLIP FLOP RS TEMPORIZADO. El flip-flop bsico por s solo es un circuito secuencial asncrono. Agregando compuertas a las entradas del circuito bsico, puede hacerse que el flip-flop responda a los niveles de entrada durante la ocurrencia del pulso del reloj. El flip-flop RS temporalizado mostrado en la figura consiste en un flip-flop bsico NOR y dos compuertas AND. Las salidas de dos compuertas AND permanecen en cero mientras el pulso del reloj sea 0, independientemente de los valores de entrada de S y R. Cuando el pulso del reloj vaya a 1, la informacin de las entradas S y R se permite llevar al flip-flop bsico. El estado de puesta a uno se logra con S=1, R=0 y CLK=1. Para cambiar el estado de puesta a cero (o borrado) las entradas deben ser S=0, R=1 y CLK=1. Con S=1 y R=1, la ocurrencia de los pulsos de reloj causar que ambas salidas vayan momentneamente a 0. Cuando se quite el pulso, el estado del flip-flop ser indeterminado, es decir, podra resultar cualquier estado, dependiendo de si la entrada de puesta a uno o la de puesta a cero del flip flop bsico, permanezca el mayor tiempo, antes de la transicin a 0 al final del pulso. El diseo grfico del flip-flop RS sincronizado se muestra en la figura (b). Tiene tres entradas: S, R y CLK. La entrada CLK no se escribe dentro del recuadro debido a que se reconoce fcilmente por un pequeo tringulo. Las salidas del flip-flop se marcan con Q y


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Q dentro del recuadro. El estado del flip-flop se determina del valor de su salida normal Q. Si se desea obtener el complemento de la salida nominal, no es necesario usar un inversor ya que el valor complemento se obtiene directamente de la salida Q. FLIP-FLOP D El flip-flop D es una modificacin del RS con reloj. Las compuertas NAND 1 y 2 forman un flip-flop bsico y las compuertas 3 y 4 se modifican para formar un flip-flop RS son reloj. La entrada D va en forma directa a la entrada S y su complemento, a travs de la compuerta 5, se aplica a la entrada R. En tanto que el pulso de reloj en la entrada este en 0, las compuertas 3 y 4 tienen un 1 en sus salidas, sin importar el valor de las otras entradas. Esto se apega al requisito de que las entradas del flip-flop bsico NAND permanezcan inicialmente en el nivel 1. La salida D muestrea durante la ocurrencia de un pulso de reloj. Si es 1, la salida de la compuerta 3 pasa a 0, cambiando el flip-flop al estado de ajuste (a menos de que ya este puesto), si es 0, la salida de la compuerta 4 va a 0, cambiando el flip-flop al estado despejado.

(a) Diagrama lgico con compuertas NAND.

(b) Smbolo grfico. El flip-flop tipo D recibe esta denominacin debido a su capacidad de transferir "datos" en el flip-flop. En forma bsica es un flip-flop RS con un inversor en la salida R, El inversor agregado reduce el numero de entradas de 2 a 1. La entrada CP con frecuencia recibe la designacin variable G (gate) para indicar que esta entrada habilita el seguro con compuertas para hacer posible la entrada de informacin al circuito.

DCLK Q

Q negada


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D Q(t+1) Descripcin

0 0 Limpiar a 0

1 1 Establecer en 1

Q(t) Q(t+1) D

0 0 0

0 1 1

1 0 0

1 1 1

El flip-flop tipo D recibe el nombre por la habilidad de transmitir datos a un flip-flop. Es bsicamente un flip-flop RS con un inversor en la entrada R. El inversor agregado reduce el nmero de entradas de dos a uno. Este tipo de flip-flop se llama algunas veces bloqueador D con compuertas o flip-flop de bloqueo. La entrada CLK se le da a menudo la designacin variable G (de Gate) para indicar que esta entra habilita el flip-flop de bloqueo para hacer posible que los datos entren al mismo. La ecuacin caracterstica muestra que el siguiente estado del flip-flop es igual a la entrada D y es independiente del valor del presente estado. FLIP-FLOP JK Un flip-flop JK es un refinamiento del RS ya que el estado indeterminado del RS se define en el JK. Las entradas J y K se comportan como las entradas S y R para ajustar y despejar el flip-flop. Cuando se aplican seales de entrada en forma simultanea a J como a k, el flip-flop cambia a su estado complementario, esto es si Q=1, cambia a Q=0 y viceversa. En un flip-flop JK temporizado, la salida Q opera AND con las entradas K y CP, de modo que el flip-flop se despeja durante un pulso de reloj solo si Q era previamente 1. En forma similar, la salida Q' opera AND con las entradas J y CP de modo que el flip-flop se ajusta con un pulso de reloj solo si Q' era previamente 1.

(a) Diagrama lgico.


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(b) Smbolo grfico. Obsrvese que debido a la conexin de retroalimentacin en el flip-flop JK, una seal CP permanece en 1 (en tanto J=K=1) una vez que las salidas se han complementado provocara transiciones repetidas y continuas de las salidas. Para evitar esta operacin indeseable, los pulsos de reloj deben tener una duracin ms corta que el retardo de propagacin a travs del flip-flop. La ecuacin caracterstica expresa la relacin de la entrada y la salida: Q(t + 1) = D

Tabla caracterstica.

J K Q(t+1) Descripcin

0 0 Q(t) Sin cambio

0 1 0 Limpiar a 0

1 0 0 Establecer en 1

1 1 Q(t) Complementar

Q(t) Q(t+1) J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0


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FLIP-FLOP T El flip-flop tipo T es una versin de una sola entrada del flip-flop JK, el flip-flop T se obtiene mediante un tipo JK si ambas entradas se ligan. La denominacin T proviene de la capacidad del flip-flop para conmutar (toggle), o cambiar de estado. Sin importar el estado presente del flip-flop, asume el estado complementario cuando ocurre el pulso de reloj mientras la entrada T es lgica 1.

Diagrama lgico.

Smbolo grfico.

T Q(t+1) Descripcin

0 Q(t) Cambio

1 Q(t) Complementar

Q(t) Q(t+1) T

0 0 0

0 1 1

1 0 1

1 1 0


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DISPARO DEL FLIP-FLOP

El estado de un flip-flop se cambia por una modificacin momentnea en la seal de entrada. Este cambio momentneo se le denomina gatillo y la transicin que provoca se dice que dispara el flip-flop. Los flip-flops asncronos, como los circuitos bsicos, requieren una entrada de gatillo definida por un cambio de nivel de seal. Este nivel debe de volver a su valor inicial (0 en NOR y 1 en NAND) antes de que aplique un segundo gatillo. Los flip-flops temporizados se disparan por pulsos. Un pulso comienza desde un valor inicial de 0, pasa en forma momentnea a 1 y despus de un corto tiempo, regresa a su valor 0 inicial. El intervalo de tiempo desde la aplicacin del pulso hasta que ocurre la transicin de la salida es un factor critico que requiere mas investigacin. Un pulso de reloj puede ser positivo o bien negativo. Una fuente positiva de reloj permanece 0 durante el intervalo entre pulsos y pasa a 1 al ocurrir un pulso. El pulso pasa a travs de dos transiciones de seal: desde 0 a 1 y el regreso de 1 a 0, La transicin positiva se define como borde positivo y la transicin negativa como el borde negativo, esta definicin tambin se aplica a los pulsos negativos. FLIP-FLOP MAESTRO-ESCLAVO Este arreglo, se construye mediante dos flip-flops separados. Un circuito sirve como un maestro y el otro como un esclavo. Este circuito consta adems de lo ya mencionado con un inversor. Cuando el pulso de reloj CP es 0, la salida del inversor es 1. Ya que la entrada de reloj del esclavo es, el flip-flop esta habilitado si la salida Q es igual a Y, en tanto que Q' es igual a Y'. El flip-flop maestro se habilita porque CP=0. Cuando el pulso llega a 1, entonces la informacin en las entradas externas R y S se transmiten al flip-flop maestro, sin embargo, el flip-flop esclavo esta aislado mientras el pulso este en su nivel 1, ya que la salida del inversor es 0. Cuando el pulso regresa a 0, el flip-flop maestro esta aislado, lo cual evita que lo afecten las entradas externas. el flip-flop esclavo pasa entonces al mismo estado que el flip-flop maestro. El comportamiento del flip-flop maestro-esclavo que acaba de describirse dicta que los cambios de estado en todos los flip-flops coincidan con la transicin de borde negativo del pulso. No obstante, algunos flip-flops maestro-esclavo IC cambian los estados de salida en la transicin de borde positivos de los pulsos de reloj. Esto sucede en flip-flops que tienen un inversor adicional en la CP terminal y la entrada del maestro, tales se disparan con pulsos negativos de modo que el borde negativo del pulso afecte al maestro y el borde positivo afecte al esclavo y las terminales de salida. FLIP-FLOP DISPARO POR BORDE Otro tipo de flip-flop que sincroniza los cambios de estado durante la transicin de pulsos de reloj es el disparado por borde en este tipo de flip-flop, las transiciones de salida ocurren e un nivel especifico del pulso de reloj. Cuando el nivel del pulso de entrada excede el nivel umbral, las entradas estn bloqueadas y, de este modo, el flip-flop no


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responde a los cambios adicionales en las entradas hasta que el pulso de reloj regresa a 0 y ocurre otro pulso. Algunos flip-flops disparados por borde provocan una transicin en el borde positivo del pulso y otros causan una transicin en el borde negativo del pulso. ANLISIS DE CIRCUITOS SECUENCIALES TEMPORIZADOS. El comportamiento de un circuito secuencial se determina mediante las entradas, las salidas y los estados de sus flip-flops. Tanto las salidas como el estado siguiente son funcin de las entradas y del estado presente. El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de las secuencias de tiempo de las entradas, salidas y los estados internos. Tambin es posible escribir expresiones booleanas que describen el comportamiento de los circuitos secuenciales. Sin embargo, esas expresiones deben incluir la secuencia de tiempo necesaria ya sea en forma directa o indirecta. Un diagrama lgico se reconoce como el circuito de un circuito secuencial e incluye flip-flops. Los flip-flops pueden ser de cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales. Tabla de estado

El comportamiento de un circuito secuencial se determina por sus entradas, sus salidas y el estado de los flip-flops.

Tanto las salidas como el estado siguiente son funciones de las entradas y del estado presente.

La tabla de estado de un circuito secuencial, relaciona las salidas y los estados siguientes en funcin de las entradas y de los estados presentes. (Tabla 1.4)

La transicin entre estados generalmente se activa por la presencia de una seal de reloj.

Diagrama de estado

La informacin disponible en una tabla de estado se puede representar grficamente en un diagrama de estado.

El estado se representa mediante un crculo y la transicin con una lnea que conecta los crculos.

El nmero binario dentro de cada crculo identifica el estado de los flip-flops. Las lneas de conexin se rotulan con dos nmeros binarios separados por una

diagonal:

o El valor de entrada durante el estado presente

o La salida durante el estado presente


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DISEO DE CONTADORES.

Un circuito secuencial que pasa a travs de una secuencia prescrita de estados bajo la aplicacin de pulsos de entradas se denomina contador. Los pulsos de entrada, llamados pulsos de conteo pueden ser pulsos de reloj, o pueden originarse en una fuente externa y pueden ocurrir a intervalos de tiempo prescritos o aleatorios. En un contador, la secuencia de estados puede seguir un conteo binario o cualquier otra secuencia de estados. Los contadores se encuentran en casi todo el equipo que contiene lgica digital. Se usa para contar l numero de ocurrencias de un evento y son tiles para generar secuencias de temporizado para controlar operaciones con un sistema digital. De las diversas secuencias que puede seguir un contador, la secuencia binaria directa es la ms simple y la ms directa. Un contador que sigue la secuencia binaria se denomina contador binario un contador binario de n bits consta de n flip-flops y puede contar con un binario desde 0 hasta 2n-1. La secuencia de conteo de un contador binario de 3 bits se da en una secuencia de conteo que se repite despus que alcanza l ultimo valor, de modo que el estado 000 es el estado siguiente despus de 111. La secuencia de conteo da toda la informacin necesaria para disear el circuito. No es necesario listar los estados siguientes en una columna separada porque pueden leerse en el nmero de la secuencia siguiente. La tabla de excitacin para un contador de 3 bits se designa por los tres flip-flops con variables A2,A0y A1. Los contadores binarios se construyen en la forma mas eficientes con los flip-flops T. La excitacin flip-flop para las entradas T se derivan mediante la tabla de excitacin del f-f tipo T y mediante la inspeccin de la transicin de estado desde un conteo dado (estado presente) al siguiente bajo el (estado siguiente. Un contador con n flip-flops puede tener una secuencia binaria de menos de 2n nmeros. Un contador BCD cuenta la secuencia binaria desde 0000 hasta 1001 y regresa a 0000 para repetir la secuencia. Otros contadores pueden seguir una secuencia arbitraria que es posible no sea la secuencia binaria directa. En cualquier caso, el procedimiento de diseo es el mismo. La secuencia de conteo se lista en la tabla de excitacin que se obtiene al comparar un conteo presente con el siguiente conteo que se lista bajo l. Una secuencia de conteo tabulada siempre supone una cuenta repetida, de modo como el siguiente estado de la ltima entrada es el primer conteo listado.

El LM 555

Es un circuito integrado que incorpora dentro de si dos comparadores de voltaje, un flip flop, una etapa de salida de corriente, divisor de voltaje resistor y un transistor de descarga. Dependiendo de como se interconecten estas funciones utilizando componentes externos es posible consequir que dicho circuito realiza un gran numero de funciones tales como la del multivibrador astable y la del circuito monoestable. El diagrama de bloques interno se puede apreciar en la hoja de datos del LM 555.


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Los circuitos multivibradores son utilizados para generar ondas digitales de forma continua o discontinua controlada por una fuente externa. Un multivibrador astable es un ocsilador cuya salida varia entre dos niveles de voltaje a una razn determinada por el circuito RC. Un multivibrador monoestable produce un pulso que comienza cuando el circuito recibe la seal o disparo, la duracin del pulso es controlada por el circuito RC. Si observara el diagrama de bloques antes mencionado notar que la red de resistencias que forman el divisor de voltaje fija en 1/3 Vcc y 2/3 Vcc los puntos de comparacin de los dos comparadores internos. Dependiendo de las senales que se aplican desde el exterior se puede lograr que los comparadores cambien de estado a diferentes niveles de voltaje, lo cual provoca que el Flip Flop cambie el estado de salida y/o active el transistor de descarga. Los circuitos de este experimento le mostraran como se logran dos funciones distintas con un mismo circuito integrado simplemente variando las conexiones externas. A continuacin se resea la funcin de cada terminal del circuito integrado: a) Pin #1: Tierra o terminal comn b) Pin #2: Disparo (Trigger). Aplicando un voltaje menor que 1/3 Vcc el comparador cambia de estado, hace set al flip flop y este a su vez hace que el voltaje de sea alto. Cuando el voltaje de salida esta alto el transistor de descarga esta O c) Pin #3: Salida d) Pin #4: Preset. Aplicando un voltaje bajo se consique interrumpir el interval temporizador (timing cycle). e) Pin #5: Voltaje de control. El voltaje conectado a este terminal varia los valores de referencia, 2/3 Vcc y 1/3 Vcc, de los comparadores del circuito. f) Pin #6: Umbral (Theshold). Cuando se le aplica un voltaje mayor que 2/3 Vcc se hace reset del flip flop haciendo asi el voltaje de salida bajo. Cuando el Vo de salida esta bajo el ransistor de descarga esta ON. g) Pin #7: Transistor de descarga. Cuando se activa esta transistor hay un paso de baja resistencia entre las patas 7 y 1. h) Pin #8: Vcc. Entrada de alimentacin de todo el circuito integrado.


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VCC (8) 555 Umbral (6) Comparador A Tensin de control (5) Latch (3) Salida Buffer Disparo (2) de salida

Comparador B Descarga (7) Transistor de descarga Q1

(1) (4) GND Reset Diagrama funcional interno de un temporizador 555 (la numeracin de pines se indica entre

parntesis).

Circuito monoestable construido con el LM555.


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Multivibrador astable construido con el LM 555 .

DIAGRAMA FSICO FUNCIONAMIENTO COMO ASTABLE. En la figura se muestra un temporizador 555 conectado para funcionar como multivibrador aestable, que es un oscilador libre no sinusoidal. Observe que, en este caso, la entrada umbral (THRESH) est conectada a la entrada de disparo (TRIG). Los componentes externos R1, R2 y C1 conforman la red de temporizacin que determina la frecuencia de oscilacin. El condensador C2 de 0.01 F conectado a la entrada de control (CONT) sirve nicamente para desacoplar y no afecta en absoluto al funcionamiento del resto del circuito; en algunos casos se puede eliminar. Inicialmente, cuando se conecta la alimentacin, el condensador est descargado y, por lo tanto, la tensin de disparo (pin 2) es 0 V. Esto da lugar a que la salida del comparador B est a nivel alto y la salida del comparador A a nivel bajo, forzando la salida del latch, y por


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consiguiente la base de Q1 a nivel bajo, manteniendo al transistor bloqueado. A continuacin, C1 comienza a descargarse a travs de R1 y R2, tal como se indica en la figura 5. Cuando la tensin del condensador alcanza el valor de 1/3 VCC, el comparador B cambia a su nivel de salida bajo, y cuando la tensin del condensador alcanza el valor de 2/3 VCC, el comparador A cambia a su nivel de salida alto. Esto pone en estado de RESET al latch, haciendo que la base de Q1 pase a nivel alto, activando el transistor. Esta secuencia origina un camino de descarga para el condensador a travs de R2 y del transistor, tal como se indica. El condensador comienza ahora a descargarse, haciendo que el comparador A pase a nivel bajo. En el momento en que el condensador se descarga hasta el valor 1/3 VCC, el comparador B conmuta a nivel alto, poniendo al latch en estado SET, lo que hace que la base Q1 se ponga a nivel bajo, bloqueando el transistor. De nuevo comienza otro ciclo de carga, y el proceso se repite. El resultado es una seal de salida rectangular cuyo ciclo de trabajo depende de los valores de R1 y R2. La frecuencia de oscilacin viene dada por la siguiente formula.

El ciclo de trabajo de salida puede ser ajustado seleccionando R1 y R2. Dado que C1 se carga a travs de R1 + R2 y se descarga nicamente a travs R2 , se puede conseguir ciclos de trabajo de un mnimo del 50 % aproximadamente, si R2 >> R1 , de forma que los tiempos de carga y descarga sean aproximadamente iguales. La expresin para el ciclo de trabajo se obtiene de la manera siguiente. El intervalo de tiempo en que la salida esta a nivel alto (tA) representa lo que tarda C1 en cargarse desde 1/3 VCC hasta 2/3 VCC. Esto se expresa como:

121 )(7.0 CRRtA +=

El intervalo de tiempo durante el que la salida est a nivel bajo (tB) representa lo que tarda C1 en descargarse desde 1/3 VCC hasta 2/3 VCC. Estos e expresa como:

127.0 CRtB = El periodo, T, de la seal de salida es la suma de tA y tB.

121 )2(7.0 CRRttT BA +=+=

Esto es el recproco de f en la ecuacin de la frecuencia. Finalmente, el ciclo de trabajo es :

Ciclo de trabajo = tH / T = tH / tH + tL Ciclo de trabajo = ( R1 + R2 / R1 + 2R2 ) 100 %

( ) 121 244.1

CRRf +=


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Para conseguir ciclos de trabajo menores que el 50 %, se puede modificar el circuito de la figura 4, de modo que C1 se cargue slo a travs de R1 y se descargue a travs de R2. Esto se consigue mediante un diodo D1 colocado tal y como se muestra en la figura 7. el ciclo de trabajo se puede hacer menor que el 50 %, haciendo R1 menor que R2. Bajo esta condicin la expresin para el ciclo de trabajo es:

Ciclo de trabajo = ( R1 / R1 + R2 ) 100 %

7

La adicin de un diodo D1

permite ajustar el ciclo de

trabajo de la salida a un

valor menor del 50 % haciendo

R1 < R1.


19

DESARROLLO TERICO

De a cuerdo con lo visto en la introduccin, necesitamos disear un contador de cuatro bits mdulo 16 ascendente-descendente para tener todas las combinaciones del codificador hexadecimal, para esto necesitamos crear la tabla de estado presente-estado siguiente, con los cuatro bits ms la entrada que controla el sentido del contador. La tabla es la siguiente:

ESTADO PRESENTE

ESTADO SIGUIENTE ENTRADA

FLIP FLOP

A

FLIP FLOP

B

FLIP FLOP

C

FLIP FLOP

D A B C D A B C D E J1 K1 J2 K2 J3 K3 J4 K40 0 0 0 0 0 0 1 0 0 X 0 X 0 X 1 X 0 0 0 1 0 0 1 0 0 0 X 0 X 1 X X 1 0 0 1 0 0 0 1 1 0 0 X 0 X X 0 1 X 0 0 1 1 0 1 0 0 0 0 X 1 X X 1 X 1 0 1 0 0 0 1 0 1 0 0 X X 0 0 X 1 X 0 1 0 1 0 1 1 0 0 0 X X 0 1 X X 1 0 1 1 0 0 1 1 1 0 0 X X 0 X 0 1 X 0 1 1 1 1 0 0 0 0 1 X X 1 X 1 X 1 1 0 0 0 1 0 0 1 0 X 0 0 X 0 X 1 X 1 0 0 1 1 0 1 0 0 X 0 0 X 1 X X 1 1 0 1 0 1 0 1 1 0 X 0 0 X X 0 1 X 1 0 1 1 1 1 0 0 0 X 0 1 X X 1 X 1 1 1 0 0 1 1 0 1 0 X 0 X 0 0 X 1 X 1 1 0 1 1 1 1 0 0 X 0 X 0 1 X X 1 1 1 1 0 1 1 1 1 0 X 0 X 0 X 0 1 X 1 1 1 1 0 0 0 0 0 X 1 X 1 X 1 X 1 0 0 0 0 1 1 1 1 1 1 X 1 X 1 X 1 X 0 0 0 1 0 0 0 0 1 0 X 0 X 0 X X 1 0 0 1 0 0 0 0 1 1 0 X 0 X X 1 1 X 0 0 1 1 0 0 1 0 1 0 X 0 X X 0 X 1 0 1 0 0 0 0 1 1 1 0 X X 1 1 X 1 X 0 1 0 1 0 1 0 0 1 0 X X 0 0 X X 1 0 1 1 0 0 1 0 1 1 0 X X 0 X 1 1 X 0 1 1 1 0 1 1 0 1 0 X X 0 X 0 X 1 1 0 0 0 0 1 1 1 1 X 1 1 X 1 X 1 X 1 0 0 1 1 0 0 0 1 X 0 0 X 0 X X 1 1 0 1 0 1 0 0 1 1 X 0 0 X X 1 1 X 1 0 1 1 1 0 1 0 1 X 0 0 X X 0 X 1 1 1 0 0 1 0 1 1 1 X 0 X 1 1 X 1 X 1 1 0 1 1 1 0 0 1 X 0 X 0 0 X X 1 1 1 1 0 1 1 0 1 1 X 0 X 0 X 1 1 X 1 1 1 1 1 1 1 0 1 X 0 X 0 X 0 X 1


20

De acuerdo con esto se obtienen los mapas siguientes para el decodificador de estado presente: E=0 E=1

E=0 E=1

E=0 E=1


21

E=0 E=1

E=0 E=1

E=0 E=1


22

E=0 E=1

E=0 E=1

Con estas funciones obtenidas se forma el contador ascendente descendente requerido, donde los bits A, B, C, D se toman directamente de las salidas de los flip-flops (Q). Ahora solo falta la parte del reloj, ya que de este depende la velocidad a la que se mostraran los dgitos en el display led. Para esto nos basamos en las frmulas para frecuencia y tiempo vistas en la introduccin para la configuracin del LM555 como astable.


23

Si queremos una frecuencia cercana a un hertz usamos las frmulas:

121 )(7.0 CRRtA +=

127.0 CRtB =

Escogemos C1 como 100 microfaradios, y :

tb =.7 seg Entonces despejando de la ecuacin:

R2 =10 Kohms A R2 la elegimos el valor de 2.20 Kohms, para que dure mas tiempo en alto que en bajo.

ta = .854 seg R1 = 2.2 Kohms R2 = 10 Kohms C1 = 100 microfaradios Entonces la frecuencia es:

f = .64 hertz

Con esto tendremos completado nuestro circuito, a una frecuencia a la que se pueden observar tranquilamente los cambios entre dgitos.

( ) 121 244.1

CRRf +=


24

DESARROLLO EXPERIMENTAL

Para armar el circuito se requiere de lo siguiente: MATERIAL: El circuito armado de la prctica anterior (el decodificador hexadecimal) 1 CI 74LS08 (COMPUERTAS AND DE DOS ENTRADAS) 1 CI 74LS11 (COMPUERTAS AND DE TRES ENTRADAS) 1 CI 74LS32 (COMPUERTAS OR DE DOS ENTRADAS) 1 CI 74LS73AN (DOBLE FLIP FLOP JK) 1 LM555 (TEMPORIZADOR) 2 RESISTENCIA DE 220 OHMS (MEDIDAS UNA ES DE 222.7 Y OTRA 22.9 OHMS) 1 PROTOBOARD 1 CAPACITOR DE 100 MICROFARADIOS 1 RESISTENCIA DE 10 KOHMS (MEDIDA DE 9.84 K) EQUIPO: 1 FUENTE DE 5 VOLTS (PROPIA) 1 MULTMETRO DIGITAL De acuerdo con el diagrama, se arma el circuito en el protoboard, se puede empezar con el decodificador de estado siguiente, y probarlo de una manera combinacional. Despus se puede armar el reloj, verificando que sea una frecuencia adecuada para el propsito. Entonces podemos agregar la parte combinacional (el decodificador de estado siguiente) a los flip-flops con el reloj, y probar el adecuado funcionamiento, con ayuda de unos leds y el multmetro. Una vez realizada esta parte, se le agrega al bloque de la prctica anterior, tomando las salidas de los flip-flop como entradas del decodificador hexadecimal, entonces se verifica el adecuado funcionamiento en sus dos formas (ascendente y descendente). Con esto finaliza la prctica.


25

DIAGRAMAS

DIAGRAMA LGICO


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DIAGRAMA A BLOQUES

En este diagrama se puede observar el bloque creado en esta prctica mas el bloque creado en la prctica anterior.


27

SIMULACIN Para E = 1:


28

Para E = 0:


29

CONCLUSIONES: Al realizar esta prctica obtuvimos las siguientes conclusiones:

El diseo de un contador es relativamente sencillo, no importando el nmero de bits, ya que estos no dificultan el diseo, sino solo el tamao de los mapas y de la tabla, y del circuito.

La entrada externa aumenta al doble de las combinaciones posibles en un

contador. En este caso no se realizo el diagrama de estados, debido a la facilidad de

entenderlo con la tabla, ya que es una secuencia cclica de todas las combinaciones posibles con cuatro bits.

El multivibrador al cambiar de un estado a otro genera unos picos, esto se puede

arreglar colocando un capacitor en el voltaje de entrada.

BIBLIOGRAFA:

DISEO DIGITAL

M. MORRIS MANO PRIMERA EDICIN 1987 / PRENTICE HALL

SECCIN 7-5 CONTADORES SNCRONOS PG. 262 SECCIN 7-6 SECUENCIA DE TEMPORIZADO PG. 268

SISTEMAS DIGITALES (PRINCIPIOS Y APLICACIONES)

RONALD J. TOCCI

PRIMERA EDICIN 1993 / PRENTICE HALL CAPTULO 7 CONTADORES Y REGISTROS PG. 301

PGINAS DE INTERNET: http://amadeus.upr.clu.edu/~zahori/digital/exp2.html http://www.itlp.edu.mx/publica/tutoriales/sistdigitales/tem5_2_2_.htm APUNTES DE LA MATERIA ELECTRNICA DIGITAL II


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