Micro Control Adores en Control Intro-Luis Urdaneta

8/8/2019 Micro Control Adores en Control Intro-Luis Urdaneta

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Luis D. Urdaneta G.

Puerto la Cruz, IV/2000

Automtica e Informtica Industrial Procesadores Aplicados a Control

MICROPROCESADORESAPLICADOS A CONTROL


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OBJETIVOS ESPECFICOS

Describir la estructura y caractersticas de sistemas de controlempotrados.

Distinguir la funcin del computador en las diversasarquitecturas de sistemas de control de procesos.

Revisar en forma breve los tpicos de arquitectura y programa-cin de microprocesdores.




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Justificar la sustitucin de los microprocesadores tradicionalespor dispositivos microcontroladores en el diseo del nivel de en-trada/salida de sistemas de control.

Exponer los principios de diseo de sistemas basados en micro-controladores para aplicaciones de instrumentacin, medicin, ycontrol automtico en ambiente industrial.

Configurar en el nivel de circuito integrado la arquitectura de unsistema empotrado y programar el microcontrolador .




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Usar tcnicas de interrupcin, control de tiempo, y conver-sin de datos para gestin de entrada/salida.

Escribir rutinas para comunicaciones con otros procesado-res o dispositivos externos, usando el puerto serie del mi-crocontrolador.

Aplicar tcnicas de simulacin y emulacinen el desarrollode aplicaciones prcticas.




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Realizar controladores digitales usando el computador.

Simular en el microcomputador la operacin de sistemas de con-trol usando lenguajes concurrentes.




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Introduccin

Modelos de sistemas de control digital. Controlador con muestreo delerror. Control con muestreo de la salida.

Sistema empotrado genrico. Definicin, estructura, tipos, y caracte-rsticas. Esquemas de entrada/salida. Interrupciones. Lenguajes deprogramacin. Lenguajes secuenciales y concurren tes.

Arquitecturas para control de procesos. Arquitectura clsica. Control

por computador central. Configuraciones redundan tes. Sistemas conniveles mltiples. Sistemas de control dis tribuidos. Sistemas de con-trol jerrquicos. Sistemas CIM (Computer Integrated Manufacturing).


CONTENIDO



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XArquitectura Interna Del Microprocesador

Estructura funcional del computador. La unidad central de proceso. Elsubsistema de memoria. Mdulos de E/S. El generador de reloj. Las ins-trucciones del computador

Sntesis de un microprocesador. El cdigo de operacin. El conjunto deinstrucciones. La unidad de clculo. Perifricos de entrada. Extendien-do el cdigo de operacin. Perifricos de salida.

La memoria del sistema. Formato de datos. Ejecucin de instrucciones.

El generador de direcciones. El microprocesador como mquina de esta-dos.




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Comunicacin con perifricos lentos. Extensin del conjunto de ins-trucciones. Instrucciones multibyte. Instrucciones que ejecutan sal-tos condicionales. Diagrama final del QP. Seales de entrada y sali-da al P. El sistema C. El bus interno de datos. Arquitectura de un

QP comercial.

YIntroduccin Al Microcontrolador

Arquitectura interna de un microcontrolador (QCtrl) genrico. Crite-rios para sustitucin de un QP por un QCtrl en una aplicacin espec-

fica. Caractersticas de la familia de QCtrls 80251/8051 de Intel. Ar-quitectura interna. Distribucin de terminales. Funciones especialesdel puerto 3.




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ZOrganizacin Del Espacio De Memoria

Memoria de cdigo. Memorias RAM interna y externa. Registros parafunciones especiales (SFRs). Bits de la RAM. Banco de registros. Re-gistros bsicos, registros SFRs estndares y no estndares.

[Consideraciones De Tiempo E Informacin De Bajo Nivel

El circuito de inicio. Tipos de Reset: automtico y manual. Sistema dereloj del 8051. Reloj externo e interno. Ciclo de instruccin. Ciclos demquina. Ejecucin de instrucciones.

\Programacin Del 8051.Modelo para programacin. Modos de direccionamiento. Instruccionesque ejecutan funciones lgicas, operaciones aritmticas, transferencia de




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de datos. Instrucciones para control condicional o incondicional del flujode ejecucin del programa. Instrucciones especiales.

Desarrollo De Programas

Programacin modular. Estructuras lgicas:If-Then/Else, Case, While-Do,Repeat-Until. Programacin en lenguaje de mquina. Traduccin de pro-gramas. Tipos de traductores. Programacin en lenguaje A51. Directivasde ensamblador. Proceso de ensamblaje de un programa Lenguajes de altonivel: PLM51 y C51. Herramientas para desarrollo. Fases del desarrollode una aplicacin. Introduccin al sistema de desarrollo Qvision2.




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12Puerto la Cruz, IV/2000


SISTEMAS EMPOTRADOSSISTEMAS EMPOTRADOSCS DE PROPSITO GENERALCS DE PROPSITO GENERAL


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Microcomputador de propsito general.



Desarrollo deaplicaciones con

lenguajes de alto nivel

Desarrollo deaplicaciones con

lenguajes de alto nivel

El usuario rara vez realizadiseo de hardware

El usuario rara vez realizadiseo de hardware

Procesan cantidadesrelativamente grandes

datos

Procesan cantidadesrelativamente grandes

datos

Fabricados por empresasestablecidas.Ejm:: PC,

Macintosh...

Fabricados por empresasestablecidas.Ejm:: PC,

Macintosh...


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Sistema empotrado


Uno o ms Ps o Ctrlsson incorporados al sis-tema en forma tal que el(los) dispositivo (s) no

son accesibles directa-mente por el usuario del

sistema.

Uno o ms Ps o Ctrlsson incorporados al sis-tema en forma tal que el(los) dispositivo (s) no

son accesibles directa-mente por el usuario del

sistema.

Presentan todas las

caractersticas propiasde un C, pero tienenpoca potencia para

procesar datos.

Presentan todas las

caractersticas propiasde un C, pero tienenpoca potencia para

procesar datos.

La arquitectura yprogramacin del

sistema es diseada pararealizar una tarea

especfica

La arquitectura yprogramacin del

sistema es diseada pararealizar una tarea

especfica

Se programan usandolenguajes de propsito

especfico.

Se programan usandolenguajes de propsito

especfico.


Tablero de automovil


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Sistema empotrado



Se mide la presin del aceite, la temperatura del aguay la velocidad del automovil.

Una conexin al distribuidor permite medir las RPMdel motor.

Se controla el encendido y arranque sustituyendo lallave por una cerradura de combinacin.

Comandos al servofreno permite realizar el controlde navegacin del vehculo.

Los indicadores pueden usarse como medidor de ve-locidad, tacmetro, o para presentar la presin del a-ceite o la temperatura del agua, de acuerdo con lapreferencia del conductor.

Es posible usar lneas de los puertos para control dela cadencia de los limpiaparabrisas o para retardo delas luces internas.


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sensores

Adquisicin de datos

control

Interconexincon el

operador

Presentacininformacin

operador

Interconexin conel proceso

reloj

Memoria

de datos

actuadores

Sistema empotrado genrico


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Sistema empotrado

APLICACIONES

Control deprocesos

Sistemas defabricacin

Sistemas de

comunicacin,mando, ycontrol

Automtismos

Robtica

Equipos delhogar

Sistemas EmpotradosSistemas Empotrados


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Modelos de Sistemas de control digital

y Control con muestreo del error.

yControl con muestreo de la salida.




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Control con muestreo del error



controladorA/D D/A

SENSOR

uxy

uxx

DC

BA

!

!

.


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Control con muestreo de la salida



controlador

A/D

D/A

sensor

uxy

uxx

DC

BA

!

!

.

r


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Control con realimentacin del estado y observador



A/D

D/A uxx BA !.

S

C

K

)(0

.

yyKuxx ! BA

C

KO

r


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Arquitecturas para Control de Procesos

y Arquitectura clsica.

y Control centralizado.

y Configuracines redundantes

y Sistemas con niveles mltiples.

y Sistemas distribuidos.

y Sistemas CIM:ComputerIntegratedManufacturing




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Arquitectura Clsica de Control

Existen n lazos de control separados. En la fase de diseo se descomponee l sistema en n modos independientes, cada uno relacionado con una va-riable de estado y una variable de control.

Controlador 1 Controlador 2 Controlador n

Proceso



y1 u1 y2 u2 yn un


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Arquitectura Clsica de ControlVentajas Desventajas

Alta confiabilidad. Los efec-tos de una falla en un contro-

lador local pudiesen ser com-pensados por los otros contro-ladores.

La expansin del sistema olas modificaciones en un lazosolo tienen efectos locales.

Es claro que el uso de esta ar-quitectura est restringido a

procesos que puedan descom-ponerse en lazos separados.

El desacoplo existente entrelos lazos no permite la aplica-cin de algoritmos de controlptimo.




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Control centralizado

Un computador realiza las tareas de adquisicin,medida del estado del sistema, lapresentacin de los resultados, el clculo de la ley de control, el control de lasvlvulas y dems actuadores;adems de encargarse de las tareas de comunicacincon la estacin del operador.

Proceso

Computadorcentral

Operador

Memoria

Sensores Actuadores

Interconnexincon el proceso

yi ui




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Control centralizado

Ventajas

Es posible optimizar el sistema debi do

a que el computador dispone de todainformacin sobre estado glo bal delproceso.

La existencia de un operador como un perifrico del computador. Simplificala comunicacin entre el personal tc-nico de planta y el sistema de control.



Desventajas

La confiabilidad del sistema disminuye.

Una falla del computador central puedecausar la salida de operacin delsistema.

El conjunto de programas necesarios pa-para mantener el sistema controlado, representan un cdigo ejecutable extensoy de alta complejidad,


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Arquitecturas con configuracin redundante

Una tcnica general de ingeniera para el diseo de sistemas contolerancia a fallas consiste en el uso de la redundancia, estapuede ser de: informacin, tiempo o fsica.

Para mejorar la confiabilidad de los sistemas de control es usualapelar a la redundancia fsica.

Instalando en el sistema equipos adcionales de respaldo se ase-gura que sistema global tolere la salida de operacin o la falla deun equipo primario.




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Proceso

Interconexincon el proceso

Computadorprimario

Computadorde respaldo

Interconexincon el proceso

Conmutador

Sensores Actuadores



Control con respaldo del computador primarioEjecutan el mismo programa

y resgistran datos iguales

En modo normalcontrola el

proceso

Esta configuracin no garantiza unincremento real de la confiabilidaddel sistema de control

Controla siocurre una

falla


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Uso limitado en el medio industrial

Control con respaldo del computador primario

Cualquier otro componente del sistemapuede fallar: sensor, vlvula, el mdulode interconexin al proceso, el propioconmutador...

Duplicar el sistema de control es una so-lucin costosa en exceso, por lo cual de-ben replicarse al menos los componen-tes crticos.

No es posible duplicar el conmutador o

los actuadores. Ninguno de los computadores puede u-

sarse para controlar el conmutador.


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Control con respaldo de los controladores

Tcnica basada en el hecho que no todas lasfunciones del sistema de control tienen igual

importancia. Si el sistema tiene lazos de control separados

pueden respaldarse los lazos crticos en lugarde todo el sistema de control.

Esta estructura no est restringida a controlcentralizado.



Arquitectura de uso extendido en ambiente industrial

en virtudde su flexibilidad y bajocostode instalacin.


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Sistema de control con votacin

Aplicable en sistemas de control queexigen muy alta confiabilidad y dondeel costo no se considera importante.

Computador1

Computador2

Computador3

Votacin

Proceso

Tres computadores

operan en paralelo

Una lgica de votacin compara lasrespuestas y selecciona la suminis-trada por la mayora de los computa-dores


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Uso en sistemas de control discreto enaplicaciones militares y de navegacinespacial.

Sistema de control con votacin

Los tres computadores adquieren losmismos datos del proceso y atiendeniguales solicitudes.

Los computadores pueden tener arqui-tecturas distintas y ejecutar programasdiferentes, pero realizan las mismasfunciones.

El mdulo de votacin es un elementocrtico del sistema y se disea usando

tecnologas y tcnicas especiales deoperacin segura bajo condiciones defalla (failsafe).


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Sistemas con niveles mltiples



Las ventajas y problemas de las arquitecturas de controlclasico y centralizado pueden

equilibrarse con una estructura jerrquicade dos niveles.

Proceso

Computadorcentral

Operador

Memoria

Controlador 1 Controlador 2 Controlador n

Computadorsupervisor

Controladoreslocales

y1 u1 y2 u2 yn un

y10 y20 yn0


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El nivel inferior consiste de controladores locales para lazos separados igual que enla estructura clsica de control.

En el nivel superior un computador supervisa los controladores del nivel bajo.

Cada subproceso es controlado por controladores en forma separada mientras que elprocesamiento global de la informacin, y la presentacin de resultados son centra-lizadas en el computador principal.

En la automatizacin industrial de procesos continuos, el nivel inferior consiste dereguladores PID. El ajuste de los parmetros de los PIDs es realizada por el compu-tador central. Generalmente los reguladores son computadores con comunicacinserie con el computador anfitrin.


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La estructura de dos niveles no es apropiada para aplicaciones industriales mo-dernas.

En la prctica la mayora de las variablesdel procesos no son continuas.

Adems de las variables a controlarexisten muchas otras variables delproceso las cuales deben ser adquiridas.

No existen limitacionestcnologicas que justifiiquen limitarun sistema de control multinivel a

dos capas


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Dos grupos de controladores locales en ubicados en la capa ms baja regulan los proce-sos de la planta, siendo cada uno de estos grupos gobernados desde salas de control inde-pendientes, mientras que un computador central en la capa superior de la estructura super-visa el sistema integral.


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Red local industrial dealta velocidad



Sistemas distribuidos



Computador

Memoria

ComputadorComputadorGateway

otras redes

Operador

Impresora

Adquisicinde datos

PID PID PLCControlador

nmrico

Proceso


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Sistemas distribuidos

La estructura es flexible, pudiendose poner en prctica cualquier estructuralgica, sin cambios en el hardaware (incluyendo sistemas jerrquicos otolerantes a fallos).

La comunicacin es confiable y se realiza a alta velocidad dependiendo dela red (200 Kbps a 100 Mbps)

Una total conectividad entre los elementos permite la comparticin de re-cursos de computacin o perifricos.

El sistema es autonomo , confiable e independiente, y ecualiza el reparto dela carga.


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Sistemas distribuidos jerrquicos




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Sistemas CIM:ComputerIntegratedManufacturing



Industra B

Industra A


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Funciones de un sistema de procesamiento de informacin

Datos del

mundo

exterior.

Almacenada

en memoria

para uso

futuro

Resultados se presentan en lenguajenatural o en forma de comandos

codificadadecodificadaevaluadaordenadaasociada

combinada

datos

resultados


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Estructura funcional de una mquina Von Newman

Un computador es un sistema digital que resulta de la combinacin de una unidad de controlsecuencial sincrnica programable, un circuito para la ejecucin de operaciones lgicas y arit-mticas, una seccin de memoria, y mdulos de entrada/salida



MEMORIA

UNIDADLGICA Y

ARITMTICA

ENTRADAS

UNIDADDE

CONTROL

SALIDAS

CPUCPU

RELOJ


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La Unidad Central De Proceso



Registros

Unidadde control

Unidad Lgicay Aritmtica

Es la esencia del sistema, controla la interpretacin y ejecucin de las instruccionesy toda accin que realice el computador bajo la direccin del programa almacenadoen memoria.

Direccio

nes

Datos

Control


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La memoria



(a) (b)

a) Conexin del circuito Al QP b) Informacin almacenada

CPU

Memoria

D7-D0

A10-A0

R/W


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Las instrucciones del computador

Fases de ejecucin de una instruccin



La ejecucin de toda instruccin se realiza en dos fases fundamentales: bsqueda yejecucin. Durante la fase de bsqueda el computador obtiene la instruccinalmacenada en memoria y la traslada a la CPU para su decodificacin y posterior

ejecucin.


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En un principio se pens que la instruccin bsica (una operacin aritmtica, por ejemplo) deba conte-ner la siguiente informacin:

El cdigo de operacin para sealar el tipo de operacin: suma, resta, producto, deteccin de paridad,..

La direccin de los operandos que participan en el clculo.

La direccin de memoria donde debe almacenarse el resultado.

La direccin donde est la instruccin prxima.



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La cadena de bits que constituye la instruccin porta informacin vital, la cuales usada por la unidad de control para realizar con propiedad las tareas fijadas porel programa en ejecucin. En un computador de 4 direcciones se requieren 80 bits

por instruccin, 16 para el cdigo de operacin y 64 para las direcciones.

Si bien no existen en la actualidad, ni existieron hace 40 aos, limitaciones deorden tcnico para fabricar un computador de 4 direcciones, el gran nmero debit / instruccin es inconveniente debido a que es necesario una CPU con unaestructura interna muy compleja para el procesamiento adecuado de la instruccin.

La cadena de bits que constituye la instruccin porta informacin vital, la cuales usada por la unidad de control para realizar con propiedad las tareas fijadas porel programa en ejecucin. En un computador de 4 direcciones se requieren 80 bits

por instruccin, 16 para el cdigo de operacin y 64 para las direcciones.

Si bien no existen en la actualidad, ni existieron hace 40 aos, limitaciones deorden tcnico para fabricar un computador de 4 direcciones, el gran nmero debit / instruccin es inconveniente debido a que es necesario una CPU con unaestructura interna muy compleja para el procesamiento adecuado de la instruccin.


Con la finalidad de simplificar la estructura del procesador conviene disminuirel nmero de bits por instruccin, lo cual es equivalente a reducir la cantidad deinformacin que contiene la instruccin de 4 direcciones.

Con la finalidad de simplificar la estructura del procesador conviene disminuirel nmero de bits por instruccin, lo cual es equivalente a reducir la cantidad deinformacin que contiene la instruccin de 4 direcciones.


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Formato de instrucciones del computadora) Cuatro direcciones. b)Tres direcciones. c) Dos direcciones.d) Una direccin. e) Sin direccin


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Arquitectura interna del microprocesador



Un modo eficaz para comprender en forma rpida la arquitectura del QC yque justifica plenamente la presencia de cada unidad en el interior del QP; consisteen especificar una funcin aritmtica o lgica, y desarrollar un diagrama en

bloques de una mquina capaz de ejecutarla.

Se presenta el proceso de sntesis paso a paso de una mquina hipottica queejecuta un conjunto reducido de instrucciones, establecindose las unidadesfuncionales que se requieren para la ejecucin de una instruccin tpica. Loesencial, a manera de introduccin, es exponer la funcin que cumple cada unidaddel sistema, ms que detenerse en los detalles de diseo de cada circuito.

El desarrollo de la mquina terica propuesta, no solo conduce a establecerlos elementos internos constituyentes de la CPU, sino que a su vez permiteintroducir los diferentes elementos que conforman la arquitectura de un QC bsico.


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Arquitectura interna del microprocesador



El proyectoSe propone la sntesis de una unidad central de procesamiento de ocho bits capaz deejecutar programas usando el grupo de instrucciones que se especifican en la tabla 1.

Instruccin Cdigo de operacin

ADD 00SUB 01IN 10OUT 11

?

R9-R16270 ;

r1-r85.1 k;

s0-s7

Tabla 1. Instrucciones y cdigo de operacin asociado Diagrama general del sistema propuesto

R1-R81 K;

VCC


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La unidad de clculo



Para ejecutar las instrucciones ADD y SUB se requiere una Unidad Aritmtica Lgica o ALU,la cual como se sabe es la parte de la CPU encargada de realizar operaciones de este tipo. Debido aque ambas instrucciones involucran dos nmeros binarios, se requieren dos registros paraalmacenarlos: el Acumulador (A) y un registro de propsito general, B, que son entradas a laALU.

La Unidad Lgica Aritmtica , el Acumulador y el registro B de propsito general

Registro BRegistro A

UnidadLgica y

Aritmtica


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Si se escribe un programa para realizar una operacin con dos nmeros binarios, losoperandos deben ser traslados a los registros de entrada a la ALU desde el exterior delQC. La instruccin IN permite transferir datos desde el perifrico de entrada hasta el

registro A, en la entrada de la ALU.

Un perifrico de entrada permite introducir datos al QC.


UnidadLgica y

Aritmtica

Perifrico 1

(a) (b)

(a+b)

Perifrico de entrada


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El trmino entrada/salida (E/S) cubre toda transferencia o intercambio de datosentre el P y un dispositivo externo.

operacin deentrada

operacin desalida

Durante una operacin de entrada, losdatos no son transferidos directamentedesde el perifrico al acumulador. Uncicuito digital, denominado en formagenrica puerto de entrada sirve comomedio de interconexin entre el equipoexterno y el bus de datos del P.

La realizacin de una operacin desalida la permite un puerto de salida

Operaciones de entrada y salida


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Al C se conectan distitos perifricos de entrada y/o salida, de acuerdo con las necesidadesde la aplicacin para la cual fue diseado, de modo que es necesario asignar una direccin acada dispositivo externo para seleccionarlo en el momento apropiado.

Puertos de E/S

En principio todo dispositivo de entrada que se conecte al bus de datos debe tenersalidas de tres estados para evitar la carga de las lneas de datos por parte de otrosperifricos que no estn seleccionados. Dos puertos de ent rada no puedenconectarse simultneamente al bus sin que ocurra un deterioro de la informacin

transferida.

Para puertos de salida tal consideracin reviste importancia cuando varios equiposexternos que funcionan conjuntamente con el QP estn conectados al bus, debido aque la carga tiene efecto acumulativo.

La estructura de bus nico del QP impone ciertas reglas para el acoplamiento de circuitos oequipos perifricos a los terminales de datos del procesador,


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Puertos bsicos de E/S

Puerto de Salida

Puerto de Entrada

Un puerto de entrada en su forma mssimple puede realizarse usando un buffer tri-estado. Si se requiere capacidad de almace-namiento de los datos que llegan al puerto,se usa un registro latch.

Un puerto de salida elemental consiste de

un simple registro de almacenamiento querealiza la conexin entre el bus de datosdel microprocesador y el dispositivo desalida.


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Perifrico de entrada



VCC

S0 - S7

R1-R8CON1

Puerto 01

. Un circuito prctico para introducir los datos al P se presenta en la figura. Losinterruptores se conectan al sistema por medio de 8 buffers de tres estados de modo que unaentrada de seleccin , activa en nivel bajo, permita la lectura del estado lgico de s

7-s0.01P


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Extendiendo el cdigo de operacin



Cdigo de Operacin Cdigo del OperandoInstruccin Operando D7 D6 D5 D4 D3 D2 D1 D0

IN Puerto 1 1 0 ? ? ? ? 0 1

Conjunto de instrucciones incluyendo MOV.

(A) n (Puerto 1)

Asignar una direccin al dispositivo1 obliga a incorporar un operando al instruccin INpara especificar el perifrico desde donde provienen el dato.


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Extendiendo el conjunto de instrucciones



Conjunto de instrucciones incluyendo MOV.

Una suma requiere dos nmeros que deben cargarse en el los registros A y B, pero lainstruccin IN transfiere el contenido del perifrico al registro A. De modo que serequiere un medio para mover el contenido de A al registro B. Se introduce una nuevainstruccin: MOV (mover).

Instruccin Operando D7 D 6 D5 D 4 D3 D2 D1 D0

ADD 0 0 1 ? ? ? ? ?SUB 0 1 1 ? ? ? 0 1IN Puerto 1 1 0 1 ? ? ? ? ?OUT Puerto 2 1 1 1 ? ? ? 1 0

MOV 0 1 0 ? ? ? ? ?


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U

n programa



in 1 ; (A) n( Estados de S7-S0)

; El contenido de A es sustituido por el estado de S7-S0..

mov ; (B) n(A) El dato en B es reemplazado por el de A.

in 1 ; (A) n( Estados de S7-S0)add ; (A) n(A + B); Se ejecuta la suma y el resultado se coloca en A.

out 2 ;(LEDs)n(A); Se presenta el resultado de la suma.

Programa sencillo para introducir dos nmeros, sumarlos y presentar el resultado


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Perifrico de salida



La instruccin OUT 02 transfiere el contenido de A, esto es el resultado de la suma, a unperifrico con direccin 2, de modo que OUT requiere un operando para especificar elperifrico destino de la informacin en el registro A.

La instruccin OUT 02 transfiere el contenido de A, esto es el resultado de la suma, a unperifrico con direccin 2, de modo que OUT requiere un operando para especificar elperifrico destino de la informacin en el registro A.

Un perifrico de salida permite visualizar el resultado de la operacin.

OUT 02(Puerto 2)n (A)


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Perifrico de salida



R9-R16

D7-D0

VCC

CON2

Puerto 02

Puerto de salida del QC.


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La memoria del sistema



El sistema solo dispone de dos registros internos para almacenar datos. Desdedonde el P obtiene las instrucciones del programa?El sistema solo dispone de dos registros internos para almacenar datos. Desdedonde el P obtiene las instrucciones del programa?

La memoria contiene el programa


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Formato de datos



Cul formato se usa paraalmacenary procesarlos datos dentrode un QC?.


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Formato de datos



Cdigo ASCII


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Las lneas de acceso tpicas a un circuito de almacenamiento son:n lneas de direcciones.m lneas de E/S de datos, y algunas lneas de control..

El dispositivo de memoria

Smbolo de un circuito de memoria.


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Elementos internos de la memoria

n lneas de direcciones. A0 - An

m lneas de E/S de datos D0 -Dm, y

algunas lneas de control, en este ejemplo :

R/W (Read/Write)

Su nivel lgico especifica si serealiza una operacin de lectura (1:Lectura, 0: Escritura), y

CS (Chip Select)

La cual permite la seleccin del CI.

n lneas de direcciones. A0 - An

m lneas de E/S de datos D0 -Dm, y

algunas lneas de control, en este ejemplo :

R/W (Read/Write)

Su nivel lgico especifica si serealiza una operacin de lectura (1:Lectura, 0: Escritura), y

CS (Chip Select)

La cual permite la seleccin del CI.


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A7 - A0 Lneas de direcciones

IO7 - IO0 E/S de datosCS SeleccionarChipOE Habilitar SalidaWE Habilitar Escritura

MODO WE CS OE E/SLectura vih vil vil O7-O0Escritura vil vil x I7-I0Inhibir vih x vih z

Memoria de lectura/escriturade la mquina hipottica

Circuito de memoria seleccionado:Para la mquina de 8bits se elige un circuito d memoria con capacidad de:

512 bytes x 8 = 29 x 8 = 4096bits


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En la fase de bsqueda el QP obtiene de la memoria cada instruccin, sin importar por losmomentos como lo hace. El cdigo de operacin es transferido a un Registro de Instrucciones(IR) , el cual almacena la instruccin que est siendo procesada para su posterior interpretacin.

La funcin lgica de interpretacin o Decodificacin de la instruccin contenida en el IR larealiza un Decodificador de Instrucciones (ID) conectado a la salida del IR, como se observa enla figura. Este decodificador usa la informacin almacenada en el IR y especifica elmicroprograma que debe ser ejecutado para completar el procesamiento de la instruccin.

La ejecucin de las instrucciones

Decodificadorde

Instruccin

Registro deInstruccin

addsub

inout

mov

Instruccin


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Las salidas del decodificador de instrucciones permiten la ejecucin de la instruccin.

Elementos internos de la memoria

Interruptores Lgicos

Acumulador

Indicadores lgicos

in

out


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Para que la CPU pueda obtener durante la fase de bsqueda la instruccin almacenada en lamemoria, debe suministrar la direccin de la celda que contiene la instruccin.

Se introduce un registro de propsito especfico denominado Registro de Direccin de Memoria

(MAR), el cual retiene la direccin de la instruccin cuya de bsqueda progresa.

El generador de direcciones

InstruccinDecodificadorde

InstruccinMemoria

Registrode

Instruccin

addsub

inout

mov

Registro de Direccinde Memoria


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El contador de programa permite el barrido de las direcciones que ocupa el programa.

El generador de direcciones

addsub

inout

mov

Pulsos Reset


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73

El procesamiento de una instruccin implica la ejecucin de una secuencia demicroinstrucciones,cada una de las cuales inician una o ms microoperaciones

a la vez sincronizadas por el reloj del QP. Cada ciclo del reloj del sistema esun estado Ti, y para completar cada ciclo de instruccin se requieren variosestados.

La secuencia de microinstrucciones es sincronizada por el reloj maestro delQP, estando la ejecucin de cada paso del microcdigo vinculada con un

estado interno o ciclo de reloj. En general la extensin del ciclo de instruccinvara de una instruccin a otra, de acuerdo con la cantidad demicroinstrucciones necesarias para completar el procesamiento de unainstruccin en particular.





El P como mquina de estados


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Para definir el diagrama de estado considere que al QP se le aplica un pulso de resetque pone en cero elcontador de programa. El ciclo de instruccin se inicia en el instante que la CPU sale del estado TRdeRESET. A continuacin se describe los eventos que ocurren a partir del estado interno inicial T1 y en lafigura 3.21 se representan como un diagrama de transicin de estados.

T1: El contenido del PC que corresponde a la direccin de memoria donde est almacenado el cdigo

de operacin se presenta en el bus de direcciones y se almacena temporalmente en el MAR. (bus dedirecciones)n (PC)

T2: La instruccin en la celda de memoria seleccionada por el MAR se transfiere al registro deinstrucciones y se decodifica. (IR)n (OC)

T3: Si el cdigo de operacin de la instruccin corresponde a IN, OUT o MOV, se ejecuta latransferencia respectiva a, o entre registros.

T4: En el caso de una instruccin aritmtica ADD o SUB, durante el estado T4 se ejecuta la operacinde la ALU, y se pasa a T3para transferir el resultado al registro acumulador.

El P como mquina de estados


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Diagrama de transicin de estados del QP.

TR

T1

T2

T4

T3in out

mov

add sub

reset

instruccin

reset


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UnidadLgica y

Aritmtica

(A) (B)

(A+B)

Perifrico 1 Perifrico 2

INOUT

Contador dePrograma

Pulsos

InstruccinRegistro yDecodificadorde Instruccin

Memoria

Registro de Direccin

de Memoria

Decodificador

de Estados

Reloj S1 S0Contadorde Estados

Seales Internasde Control

S1 S0Reset

Para el control de una mquina secuencialde estados se introducen dos nuevas redeslgica en el QP, estas son:

yUn Contador de Estados de 2 bits (4estados).

yUn Decodificador de Estados.


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Se requieren 16 estados para ejecutar una suma binaria

Tiempo de ejecucin de las instrucciones


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A menos que sea forzado a permanecer en estado de RESET por accin externael QP inicia la ejecucin del programa procesando secuencialmente cadainstruccin en memoria a partir de la direccin 0 (modofree running).

La rutina de suma requiere recibir desde el exterior los nmeros binarios asumar, siendo evidente que 8 Qs (a f = 2 MHz) es un tiempo insuficiente enextremo para introducir en forma manual los datos desde los interruptoreslgicos. Esta situacin introduce un problema severo de sincronizacin entre lavelocidad de operacin del QP y los eventos externos a la CPU.

La solucin se inicia con la introduccin del concepto de Estado de Espera oTwait, el cual no es ms que un alargamiento del tiempo del reloj en espera de larespuesta de dispositivos de memoria o perifricos lentos.





Comunicacin con perifricos lentos


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El concepto de estado de espera

puede trasladarse al diagramade estados del QP, como ilustrala figura,





Diagrama de transicin con estados de espera


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Mejorando las instrucciones

La desventaja principal de la mquina propuesta est relacionada con el hechoque sta posee un nmero limitado de instrucciones. Para superar est situacinexisten dos posibilidades: una, incorporar nuevas instrucciones, la otra, extender elalcance de las existentes.

Si se modifica la instruccin MOV de modo que adems de transferir elcontenido del registro A hasta el B, pueda cumplir la accin inversa, se obtieneuna instruccin MOV ms poderosa. La nueva MOV requiere dos operandos paraindicar el sentido de la transferencia, tales son el registro fuente (SS:source) y elregistro destino (DD:destination). Los nemnicos de la nueva MOV son:

MOV A,B (A) n (B)

MOV B,A (B) n (A)


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Identificando los registros internos

La instuccin MOV original no necesitaba operandos debido a que la accin aejecutar estaba implcita, esto es mover el contenido de A hasta B. El hecho quedeba hacerse ahora referencia a los registros internos de la CPU, indicando cualentrega y cual recibe datos, requiere asignar algn cdigo a los registros paraidentificarlos.

Cdigo de bitspara idntificar los registros internos del P


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Una instruccin MOV ms vrsatil

En la figura se identifican las zonas del cdigo de instruccin para losnuevos tipos de instrucciones para transferencia de datos entre registros,con nemnico MOV r1,r2, y cuyo cdigo genrico es 010 ? DDSS.

Cdigos de instruccin para MOV r1,r2


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Una instruccin nueva multybyte

Una instruccin tpica de los QPs se denomina mover inmediatamente undato al acumulador ( MVI A,dato) y se usa en el programa de la figura pararealizar la suma N1 + N2 + 43.


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Instrucciones de salto

En la rutina anterior se aprecia con claridad que MVI A, 43 usa lasposiciones 5 y 6 de la memoria del sistema. de modo que es una instruccinde dos bytes, el primero contiene el cdigo de la instruccin compuesto delOC (110) y del cdigo del registro destino (00); y el segundo bytecorresponde al dato a ser almacenado en el acumulador.

El decodificador de direcciones se disea para el reconocimiento deinstrucciones multibyte, por lo cual al decodificar el cdigo de la instruccinMVI entregado por el IR, entiende que el contenido de la prxima posicincorresponde a un dato, no una instruccin, que debe ser transferido al registro

acumulador. Desafortunadamente la inteligencia del decodificador deinstrucciones, como la de la mayora de las personas y mquinas, tiene unlmite.


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Qu sucede cuando la CPUobtiene el byte almacenado en laposicin 9 de

la memoria?.

Es evidente que no existe forma alguna de distinguir en una memoria si elpatrn de unos y ceros es un dato o una instruccin. En la posicin 9puede

existir cualquier cosa, una instruccin no programada, desconocida o,simplemente basura. Cuando el PC se incremente hasta est direccin el QPintentar ejecutar esta informacin con resultados imprevisibles. Unasolucin a esta dificultad es introducir una instruccin de salto,

JMP direccin PC n (direccin)

la cual permite alterar la ejecucin secuencial del programa. Se trata decambiar el contenido del PC, de modo que cuando sea ejecutada produzcaque el control del programa sea bifurcado a otra instruccin, segn lasnecesidades especificas de quien escribe la rutina.

i f i d i l d li d li f i d i l d li d l


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En el programa se introduce la instruccin JMP direccin, en la cual el operandocorresponde a una direccin. El resultado de la ejecucin es un salto incondicionala la posicin de memoria especificada por el operando direccin, el cual seala lalocalidad de memoria que contiene la prxima instruccin que debe ser ejecutada.

A i I f i I d i l P d A li d C lA i I f i I d i l P d A li d C l


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El operando que acompaa a JMP, la direccin de salto, est formado por dos bytes, lo cualimplica que JMP direccin es una instruccin de tres bytes. El cdigo de la instruccin loespecifica el primero de ellos, los dos restantes sealan la direccin.

Para tener acceso a las 512 (29) posiciones de la memoria RWM del sistema debe aplicarse

una direccin de 9 bits a las lneas de entrada de direcciones del dispositivo. Debido a quecon 8 bits solo es posible el uso de una memoria con capacidad de 28 = 256 posiciones espatente la necesidad de un byte adicional para especificar todas las direcciones. En realidadbasta con un bit, pero se sabe que la mquina opera con formato de 8 bits.

Los registros A y B de nuestra mquina son de 8 bits al igual que el registro de instrucciones.Como se requieren dos bytes para especificar una direccin se deduce que el contador de

programa, el registro de direcciones de memoria deben ser de 16 bits. El hecho que el PCtenga capacidad para almacenar dos bytes le permite al QP tener acceso a 216 = 65536posiciones de memoria, lo cual es la capacidad de direccionamientos de los QP de 8 bits.

A i I f i I d i l P d A li d C lA i I f i I d i l P d A li d C l


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Los registros A y B de nuestra mquina son de 8 bits al igual que el registro deinstrucciones. Como se requieren dos bytes para especificar una direccin se deduce que elcontador de programa, el registro de direcciones de memoria deben ser de 16 bits. Elhecho que el PC tenga capacidad para almacenar dos bytes le permite al QP tener acceso a216 = 65536posiciones de memoria, lo cual es la capacidad de direccionamientos de los QPde 8 bits.

A t ti I f ti I d t i l P d A li d C t lA t ti I f ti I d t i l P d A li d C t l


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Deteniendo la ejecucin del programa

Observe que JMP 0000 ha creado un lazo sin fin, esto significa que la mquina ejecutael programa continuamente esperando por la introduccin de operandos desde elteclado, sumando e indicando el resultado hasta que, como una posibilidad, se ledesconecte la alimentacin.

Este modo de operacin es resultado del hecho que la unidad de control de la mquinasolo dispone de dos modos de operacin, bsqueda y ejecucin. Si se permite al QPtener un modo adicional de funcionamiento en el cual se detenga toda operacin seraposible detener en cualquier punto la ejecucin de un programa. La CPU entrar en elmodo deHALT (parada), como respuesta a la ejecucin de una instruccin nueva connemnico HLT, la cual carece de operandos.



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Deteniendo la ejecucin del programa

El conjunto de instrucciones del QP con los nuevos miembros MVI dato, JMPdireccin y HLT se muestra a continuacin.



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Modo de parada

ejecucin

reset

reset

HLT

halt

bsqueda

Con energa aplicada y liberado del estado de reset, la CPU busca y ejecuta lasecuencia de instrucciones en memoria, en caso que la instruccin obtenidacorresponda a HLT, el QP entrar es un estado de parada del cual solo saldr al activarsela lnea de RESET.

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Modo de paradaSustituyendo en el programa la instruccin de salto a al direccin ceroasegura que el QP cesar de funcionar cuando ejecute la instruccin HLTalmacenada en la direccin 9.



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Instrucciones que ejecutan saltos condicionales

Otro tipo de instruccin de salto de suma utilidad para el programador son aquellas queejecutan bifurcaciones condicionales, en estos casos la ruptura de la secuencia delprograma se ejecuta solo si se cumple una determinada condicin previa. Si talcondicin no es satisfecha el programa ejecuta la prxima instruccin en memoria.

RegistroB

Registro A

UnidadLgica y

Aritmtica Registro de banderas



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Instrucciones que ejecutan saltos condicionales

Los estados que toman las banderas estn relacionados con el resultado de unaoperacin aritmtica o lgica, de modo que dependen del contenido delacumulador despus de la ejecucin ADD o SUB, en este caso.



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La bandera de acarreo

Por ahora se limita el anlisis a la bandera de acarreo CY. Si se desea realizar, por ejemplo, lasuma 19110 + 110 = 19210 ; la ejecucin de la instruccin ADD produce como resultado (A) =110000002 y no ocurre desborde del bit 7 del acumulador, siendo la bandera CY =0. Si laoperacin a realizar es 19110 + 6610 = 25710,2 luego de ejecutar ADD el contenido del acumuladores (A) = 000000012, resultado obviamente incorrecto.

1 0 1 1 1 1 1 1 A+ 0 1 0 0 0 0 1 0 B1 0 0 0 0 0 0 0 1

El problema estriba en que ADD ejecuta la suma de dos nmeros y almacena el resultado en los8 bits del A, a pesar que la solucin correcta al problema contiene 9 bits. Al ocurrir un desbordedel bit 7 del A, la ALU lo indica con CY =1. Las instrucciones tpicas de salto condicional quedependen de la bandera de acarreo son,

JC direccin Salte a direccin si CY =1JNC direccin Salte a direccin si CY =0



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Instrucciones que ejecutan operaciones lgicas

Adems de realizar operaciones aritmticas la ALU debe estar en capacidad de ejecutaroperaciones lgicas. Una instruccin lgica tpica es ANA, la cual realiza la funcin lgica AND,bita bit, entre el registro B y el registro A. Si (A) = 11010011 y (B) = 01100010, al ejecutar ANA,la ALU transfiere al acumulador (A) = 01000010. Posteriormente se detallan aplicaciones de lasinstrucciones lgicas.

Programa que usa instrucciones de salto condicional



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Diagrama final del microprocesador



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Funciones de las seales del QP



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Configuracin de terminales y buses del microprocesador.

bus de control bus dedireccione

s

bus de datos

QP

QP



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Las direcciones de memoria

S el dispositivo de memoria RWM de Kbyte seleccionado antes, se se acopladirectamente al QP conectando las lneas de direcciones de la memoria a los terminalesde direccin correspondientes del QP, no sera posible la expansin futura de espacio dememoria del sistema. Un QP de 8bits con 16 lneas de direcciones puede tener accesohasta un mximo de 65536 celdas, de modo que el uso de una memoria con solo 11entradas de direcciones acoplada directamente al sistema representa el desperdicio del

99.2 % de la capacidad de memoria del procesador.A primera vista pudiese parecer que la solucin estara en usar circuitos integrados conmayor capacidad de almacenamiento, pero antes conviene considerar que a pesar que elprocesadorve un espacio nico para toda la memoria del sistema, lo usual es que aunen aplicaciones simples sea necesario el uso de ms de un chip para organizar elsubsistema de memoria. Tambin es comn que los puertos de E/S del sistema sean

tratados como posiciones de memoria con la finalidad de aprovechar la potencialidaddel relativo gran nmero de instrucciones del QP que hacen referencia a la memoria.



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Las direcciones de memoria

Un microcomputador requiere un rea de memoria capaz de retener los datos aun luegode retirarle la energa, este espacio contiene el programa almacenado y es conocidocomo la memoria de solo lectura (ROM). Es comn que el espacio de ROM se genereusando un solo circuito integrado. En contraposicin, para organizar la zona dememoria de lectura/escritura (RWM) usada para almacenamiento temporal de datos yresultados, puede ser necesario un arreglo de paralelo o serie de dos o ms dispositivos.Debido a que los circuitos disponibles no son de la capacidad que exige las

especificaciones del sistema en desarrollo, o bien porque la longitud de la palabra delCI es menor a 8 bits.

Un CI de memoria de 8 Kbytes tienen 8192 celdas con direcciones fsicas comunesdesde 0000H hasta 1FFFH. En una aplicacin que requiera esta capacidad para la ROMy para la RAM, se encuentra que las lneas A0-A12 del bus de direcciones del QP estarnconectadas a las entradas correspondientes de ambos chips. si no se provee al sistemade algn medio para acoplar elctricamente al bus de datos solo un dispositivo a la vez,un intento de leer un dato en la localizacin 01FFH, o en cualquier otra, tendrresultados imprevisibles debido existen dos celdas con la misma direccin.



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p


p

El mapa de memoria

8 K ROM

16 K libre

4 K RWM

36 K libre

La solucin prctica para que la CPU distingay tenga acceso a solamente la direccinseleccionadaconsisteen usar un decodificadorde direcciones de memoria.

Tal circuito digital secciona el espacio de 64Kbytes en bloques de rango especificado yasigna cada una de las particiones a la ROM ya la RWM del sistema de acuerdo con loestablecido en la fase de diseo del sistema.

Una representacin grfica de las zonasasignadas a cada dispositivo o grupo de stosse conoce como el mapa de memoria delsistema, mostrndose a la derecha elcorrespondiente a un sistema que tiene 8 K deROM y 4 K de RWM.



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p


p

El decodificador de direcciones de memoriaComo solo existe un dispositivo de memoria el diseo de un decodificador es directo. En el rango dedirecciones del dispositivo (0000H-011FFH) las lneas A9 hasta A15 estn siempre en estado bajo, comose puede observar en la zona ms oscura de la tabla, y adems durante la realizacin de una operacinsobre la memoria la seal de control IO/M ser cero lgico.

Esta combinacin solo se presenta cuando el QP desea acceso a la RWM, por lo cual puede usarse paragenerar la seal de seleccin de memoria , la cual se aplica a la entrada de habilitacin del circuitointegrado



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p


p

El decodificador de direcciones de memoriaComo solo existe un dispositivo de memoria el diseo de un decodificador es directo. En el rango dedirecciones del dispositivo (0000H-011FFH) las lneas A9 hasta A15 estn siempre en estado bajo, comose puede observar en la zona ms oscura de la tabla, y adems durante la realizacin de una operacinsobre la memoria la seal de control IO/M ser cero lgico.

Esta combinacin solo se presenta cuando el QP desea acceso a la RWM, por lo cual puede usarse paragenerar la seal de seleccin de memoria , la cual se aplica a la entrada de habilitacin del circuitointegrado



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p


p

El decodificador de direcciones de memoria

La seal responde a la la ecuacin lgica,

Se deduce por inspeccin que si cualquiera de la lneas de direcciones que intervienen enla ecuacin est en nivel alto, la direccin en el bus no corresponde a una posicin de lamemoria del sistema permaneciendo en estado alto deshabilitando la memoria. Asmismo cuando est en uno lgico, lo cual cuando el QP realiza una operacin de

lectura/escritura sobre un puerto de E/S, el estado lgico de sera cero.

MIO/AAAAAAAMEM9101112131415 !

Decodificador de direcciones de la memoria RWM de 512Bytes



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106Puerto la Cruz, IV/2000Puerto la Cruz, IV/2000

Seleccinde dispositivos de Entrada/SalidaExisten dos formas para seleccionar un puerto de E/S:

E/S aislada:

El procesador se comunica con la memoria y con los puertos de E/Susando una va comn, el bus de datos. Para distinguir la fuente/destino de losdatos ( puerto/memoria) se usa la lnea de control como indica la tabla.

Esta configuracin aisla el espacio de direcciones de puertos del rea de lascorrespondientes a la memoria, y se conoce como metodo de E/S aislada.

,/I

p p



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107

...La comunicacin con los dispositivos de E/S se realiza usando instruccionesespeciales para manejo de puertos: INpuerto y Outpuerto , las cuales tienen comooperando la direccin del puerto.

E/S direccionada como memoria. (Mapeo de memoria

El P ve los puertos como posiciones de memoria y no existen instruccionesespecficas para E/S. Las lneas de control se conectan sindistincin tanto a la memoria como a los puertos.

El rango total de memoria disminuye, pero pueden usarse las instruccionesque hagan referencia a memoria para gestin de E/S.

Puerto la Cruz, IV/2000Puerto la Cruz, IV/2000

WRy,RD,M/IO



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Seleccin de puertos por el mtodo de E/S aislada

Un circuito decodificador de direcciones de puertos tiene como tarea la identificacin y seleccindel circuito de puerto con el cual el QP intenta establecer comunicacin cuando ejecuta lasinstrucciones IN 01 y OUT 02.

Podra considerarse el uso de instrucciones genricas INpuerto n y OUTpuerto npara incrementara 8 el nmero de perifricos que puede manejar el sistema QC. Como es conocido los dos bits

menos significativos (D0-D1) del cdigo de instruccin representan la direccin del puerto.Durante una transferencia de datos hacia o desde un puerto la seal de control permanece enestado lgico alto, si la instruccin en ejecucin es IN puerto 1 se activa , mientras que si esOUTpuerto 2 va a cero. En ambos casos el nmero del puerto aparece en los bits A1 y A0 delbus de direcciones.

MIO/

RDWR



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En Ps reales las instrucciones para gestin de puertos son de dos bytes, conformato,

Cuando se ejecuta una instruccin IN u OUT, la direccin del puerto apareceduplicada een el bus de direcciones,

A0-A7 = A8-A15 =puerto.

Comopuerto tiene una longitud de 8 bits, tal P puede comunicarse con 512 puertos(256 de entrada y otro tanto de salida). Si se usa seleccin lineal para el decodificador,se limita a 16 (8 +8) el nmero de puertos del sistema.



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En el caso del la CPU sintetizada se supone que elsistema slo puede tener acceso a 8 (4+4) puertos y quela seleccin lineal limita a 4 (2 +2) el nmero de stos.



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Decodificador de direcciones de puertos

Seleccin lineal:

Como en el sistema solo existen dos perifricos se pueden generar dos seales deseleccin de puertos : para el puerto de entrada 01 y para el puerto de salida02. De la tabla de estados anterior se deduce por simple inspeccin el circuito digitalpara obtener ambas seales.

1PE0 PS02

Este modo de identificacin depuertos se conoce como mtodode seleccin lineal, y limita acuatro (2 de entrada y 2 de salida)

el nmero de puertos.



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Decodificador de direcciones de puertos

Con CI decodificadoresPara extender a 8puertos la capacidad de la estructura de E/S del QC se usa un CI

74LS139, el cual contiene dos decodificadores binarios 2 a 4. La tabla de estados del74LS139 indica que con la entrada est en estado bajo la salida ykestar en nivel bajo siel nmero entero representado por la entrada B A es igual a k. Observe que las sealesintermedias a las salidas de las puertas NAND (y ) pueden usarse para la habilitacin de

puertos en una aplicacin que incluya un perifrico de entrada y uno de salida.

Decodificador de direcciones para los puertos de entrada/ salida



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Diagrama final del CEn la figura se ofrece el diagrama del circuito final del QC. Los puertos de E/S son

decodificados usando el mtodo de seleccin lineal

Microcomputador de 8 bits con 512 bytes de memoria RWM y 1 puerto de entrada y 1 de salida.



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La CPU sintetizada puede considerarseuna aproximacin aceptable de un QPdebido a que contiene las unidadesfuncionales caractersticas de un QP tpicode 8 bits.

No obstante es conveniente aclarar queal ser usado como recurso didctico paraintroducir al estudiante en forma amigabley rpida en el mundo de losmicroprocesadores fue necesario simplificar

el anlisis e incluso omitir ciertos aspectosoperativos fundamentales para el

funcionamiento de dispositivos reales.



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Arquitectura de un P de 8 bits comercial tpico.

Observe que excep-tuando el banco deregistros internos ylos buffers de las l-neas de direcciones y

datos, los dems ele-mentos estn pre-sentes en la CPU hi-pottica.



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Tcnicas de Entrada/Salida

La conexin de un perifrico al C requiere:

El uso de un puerto de E/S, y dependiendo de la naturaleza de lasseales del dispositivo externo puede ser necesario un circuito deinterconexin para acondicionar las seales que entran o salen delCPU.

Una tcnica de gestin apropiada.

Existen tres tcnicas principales de gestin para establecer

comunicacin entre un perifrico y el P, stas son:

1.- E/S programada o consultas sucesivas,| 2.- E/S iniciada por interrupcines, y 3.- Acceso directo a memoria (DMA).



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E/S programada (Polling)

Las consultas sucesivas de los dispositivos de E/S estn sincrnizada por elprograma en ejecucin. Toda transferencia de informacin entre el P y un puerto esconsecuencia de la ejecucin de una instruccin de gestin de E/S en del cdigo. El P

preguntar periodicamente a cada perifrico si requiere atencin, si la respuesta esnegativa, el P consultar al siguiente dispositivo de E/S, permaneciendo en un lazohasta que se le solicite servicio.

Hardware sencillo..

Al ser una tcnica sincrnica, se sabe el momento exacto en el cual la. CPUatiende al prifrico y el tiempo empleado en ejecutar la rutina de servicio.

La desventaja es que se gasta tiempo de CPU en forma innecesaria debido

a que para garantizar el fiuncionamiento del sistema el lazo de consultadebe ejecutarse en intervalos regulares aunque los prifericos no requie-ran servicio.



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Diagrama del lazo de consultas sucesivas



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E/S programada



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Interrupciones

Los perifricos piden servicio al P activando una lnea de interrupcin. LaCPU detectar cualquier solicitud de acuerdo con el estado del flip flopinterno de mscara, identificando el origen de la solicitud y atendiendola, sihay varias peticiones simultaneas el servicio se opresta de acuerdo con una

asignacin de prioridades.

Requiere un circuito adicional.

La ejecucin de la rutina de servicio no est sincrconizada con el programaprincipal.

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Micro Control Adores en Control Intro-Luis Urdaneta

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