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Autor: Ing. Daniel Acerbi © 1

Latches y Multivibradores

Autor : Ing. Daniel Acerbi © - Julio 2021

Debo agradecer los textos e imágenes que fueron tomadas del libro Técnicas Digitales, Dispositivos, Circuitos, Diseño y Aplicaciones del Ing. Jorge Sinderman y del libro Diseño Digital de John F. Wakerly

Autor : Ing. D. Acerbi © - 2021 2

Indice Introducción a los Circuitos Secuenciales Introducción :

– Circuitos Secuenciales de Modo Fundamental– Circuitos Secuenciales Sincrónicos

Esquema de los Circuitos Secuenciales de Modo Fundamental Latch SR

– Generalidades– Latch SR con compuertas NOR– Latch SR con compuertas NAND– Formas de onda– Ejemplos de uso– Descripción en VHDL

Latch D– Circuito– Formas de onda– Descripción en VHDL

Latch SR con compuerta de aislación Latch D con compuerta de aislación Descripción en VHDL Biestables

– Astable– Monoestable– Biestable

Ejemplos de Biestables con distintos integrados TTL y CMOS

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Introducción a Circuitos Secuenciales Un Circuito Secuencial es un circuito lógico, cuyas

salidas son función, no solo de las entradas que tiene en ese momento, como en el caso de un circuito combinacional, sino también de la historia previa de esas entradas.

Es un circuito que tiene memoria de la historia previa.

Dos son las formas clásicas con las que se logra ese tipo de comportamiento:

– Circuitos Secuenciales de Modo Fundamental, la memoria se obtiene retroalimentando una o algunas de sus salidas hacia las entradas.

– Circuitos Secuenciales Sincrónicos, la memoria se obtiene usando unos dispositivos denominados Flip Flops y los cambios de estado interno se producen en sincronismo con una señal periódica llamada Reloj.

Autor : Ing. D. Acerbi © - 2021

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Esquema de un Circuito Secuencial de Modo Fundamental

Circuito Combinacional

Entradas ( D,C, B, A )

Salidas = f ( D, C, B, A, Estado Previo )

Salidas

4 n

Respuestas, se identifican con letras mayúsculas

Excitaciones, se identifican con letras minúsculas

Nomenclatura habitual en los Ctos. Sec. De Modo Fundamental


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Biestable o Latch SR Un circuito secuencial básico es el Biestable SR (Biestable y

Latch son sinónimos).

La génesis de este circuito es la siguiente:

El funcionamiento del circuito es el siguiente :

– S pasa de 0 → 1 y la salida Q pasa de 0 → 1; si S→0 la salida Q permanecerá en 1; debido a que la salida se realimenta a la entrada.

– Seguirá Q=1 hasta que se desconecte la alimentación del circuito.

S

QS

QRealimentación de la salida hacia la entrada, mantiene Q=1 una vez que S vuelve a 0

S = Set


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Biestable o Latch SR - Mejora Sería interesante, que el circuito anterior posea una señal

eléctrica que haga que Q→0 .

Para ello debo cortar la realimentación con una compuerta AND, mediante la señal R ( Reset ). Se genera un Latch SR con Reset prioritario.

El nuevo circuito es el siguiente:

S

S = Set

R = Reset

Q

RS

Q

RLa uso para cortar la realimentación mediante la señal R

Si S=0 y Q=1, R pasa de 0→1 y coloca 0 en la entrada realimentada, por lo tanto Q→0


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Biestable o Latch SR - Agrego inversores

Agrego al circuito 2 inversores en serie, para obtener Q, y nada cambiará .

Determino la existencia de 2 compuertas NOR .

S

Q

R

Q

Compuerta NOR

Compuerta NOR


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Latch SR - Con compuertas NOR

Re dibujo el circuito anterior, utilizando compuertas NOR, e incluyo 2 salidas Q y Q .

S ( set ) y R ( reset ) entradas del Latch SR

SQ

R

Q

S

R

Q

Q

Esquema del Latch SR

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Latch SR - Tabla de Verdad

Realizo la Tabla de verdad del Latch SR .

Q : Indica, en la TV, el estado actual

Q* : Indica, en la TV el nuevo valor de la salida del biestable .

X111

X011

1101

1001

0110

0010

1100

0000

Q*QRS

No cambia

Estado prohibido Q = Q

R = 1, resetea el circuito, Q=0

S = 1, setea el circuito, Q=1

Estado futuro

SQ

R

Q

El Latch SR con Reset prioritario se

implementa con compuertas NOR


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Latch SR - Con compuertas NOR

Tabla de Verdad, Mapa de Karnaught, Ecuación característica :

X111

X011

1101

1001

0110

0010

1100

0000

Q*QRSRQ

S 00 01 11 10

0

1

0 1 0

1

0

1 X X

Q* = S + RQ Ec. característica

Se debe evita que el Latch, trabaje con la condición de entrada S=R=1 (estado prohibido), ya que las salidas valen Q = Q


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Diagramas temporales Latch SR

S

R

Q

ta ≥ tdLatch

Q

La salida Q cambiará de estado solo si el ancho del pulso es mayor o igual al td del Latch, de lo contrario no podrá responder al mismo.

S

R

Q

Q


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Descripción en VHDL del Latch SR

S

R

Q

QN

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Descripción en VHDL del Latch SR

Diagrama temporal

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Estado Prohibido

S = R = 1

Estado Prohibido

Q = QN = 0

Q = QN comienzan indefinidos, les deberíamos haber asignado

un valor inicial


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Latch SR - Con compuertas NAND

Un circuito alternativo del Latch SR con compuertas NOR, es el que se obtiene , por aplicación de la Ley de Shannon, dicha ley justifica que un circuito lógico no modifica su comportamiento si se reemplazan todas sus compuertas por sus duales y si se invierten todas sus entradas y sus salidas .

S

Q

R

Q

Ley de Shannon

Latch con compuertas NOR Latch con compuertas NAND

SQ

R

Q


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Latch SR - Con compuertas NAND

Tabla de verdad

En este Latch RS, se debe evitar que el Latch, trabaje con la condición de entrada S=R=0 (estado prohibido)

1111

0011

0101

0001

1110

1010

X100

X000

Q*QR/S/

Estado prohibido

Q = Q

No cambia

R = 0, resetea el circuito, Q=0

S = 0, setea el circuito, Q=1

S

Q

R

Q


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CD 4043 / 44

La tecnología de fabricación de estos Latches es CMOS y todos los latches poseen salidas 3 estados.

Una única entrada de habilitación maneja las 4 salidas de c/u de los latch .


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CD 4043 / 44Latch RS NOR Latch RS NAND


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Circuitos antirrebote

Los circuitos antirrebote, se debe aplicar después de llaves o pulsadores que activen o desactiven las entradas de los circuitos lógicos.

Si activo teóricamente una señal de entrada con una llave y un inversor, las señales son las siguientes:

La señal pasa limpiamente de 0→1

Z


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Circuitos antirrebote - Necesidad En la práctica al cerrar la llave, aparece, sobre los contactos una

señal que cambia de estado varias veces antes de estabilizarse .

Si activo prácticamente una señal con una llave y un inversor, las señales reales son las siguiente :

Z Estos cambios, se producen inevitablemente, por las imperfecciones en la superficie de contacto de los terminales de la llave o pulsador, y al accionarse, produce siempre falsos contactos .

Los transitorios producidos duran de 50 ms a 200 ms dependiendo de la calidad de la llave o pulsador, debería ser una especificación del fabricante; que no siempre esta disponible.

Transitorio de la llave

Z


Transitorio de la llave o pulsador

Circuito antirrebote con 2 inversores

La ventaja que presenta este circuito, es que no utiliza resistores, por lo tanto simplifica el diseño del CI. Además sirve tanto para los rebotes del “0” y del “1”

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Z

Z

Observe que, si bien las salidas aparecen en corto circuito (alrededor de 35 ns), las mismas no se dañan


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Circuito Antirrebote - Con Latch SR Los circuitos antirrebotes se pueden construir utilizando biestables

tipo SR, en el caso que no se admita la condición de corto circuito en la salida de los inversores.

Otro circuito típico antirrebote es el siguiente:

Q

Q

+Vcc

R

R

M

N

N

La llave pasa de M→N y se produce el efecto rebote

A la salida del latch Q pasa de 1 →0, y mantiene su valor

Por el efecto rebote M=N=1, por lo tanto no cambia la salida

Terminal sobre el que se produce el rebote

Q


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Circuito de encendido y apagado de un led con 2 pulsadores y latch

El LED enciende cuando Z=1

S Q

R

Q

+Vcc

ON

OFFZ

330Ω

+Vcc


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Circuito ON – OFF para motor de CC Para manejar el encendido y apagado del motor utilizamos 2

pulsadores (ON – OFF), un latch CD4044, un buffer inversor CD4049 y un relay de 10 V. VDD del circuito 12 V.

El diodo D1 se usa para proteger al buffer CD4049 cuando alimenta a cargas inductivas (relay).


Motor = 12 V – 1A

ON – OFF para motor - Descripción en VHDL


Como ON es palabra reservada en VHDL, se usa ONN en su lugar

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Biestable o Latch D

El Latch D, surge de agregar un inversor a las entradas del Latch SR. Tiene una sola entrada denominada D .

Al mencionado Biestable también se lo denomina Latch Transparente .

El circuito es el siguiente :

D Q

Q

El agregado del inversor, evita la posibilidad de alcanzar el estado prohibido ( S=R=1)

S

RS = D

R = D


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Latch D - TV y Ecuación característica

La tabla de verdad surge de la del Latch SR y es la siguiente :

X111

X011

1101

1001

0110

0010

1100

0000

Q*QRS S = D

R = D

111

101

010

000

Q*QD0 1

0

1

Q

D

0 0

1 1

Q* = D

Q

Q

D


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Descripción en VHDL del Latch D

D Q

QN


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Latch D construido con Buffer

Este tipo de latch D se construye utilizando un buffer no inversor.

La velocidad de conmutación de la llave electrónica (dos compuertas de transmisión operando en contrafase) es menor que el td del buffer .

Si LE=1 el lazo de realimentación mantiene el dato que se encuentra en la salida Q.

Si LE=0 carga el dato, D=Q

D Q

LE

1

0


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Latch D dinámico

Este tipo de latch D se construye utilizando un buffer no inversory utilizando la capacidad parásita presente a la entrada del mismo.

La capacidad Cp es del orden de 0,25 a 2 pf.

Si LE=0, el dato presente en D se hace presente en la salida Q, el capacitor se carga a la tensión del dato.

Si LE=1, llave abierta, el dato cargado sigue presente en la salida Q ya que quedo, la tensión equivalente, almacenada en Cp.

Si el Cp y la entrada del buffer son ideales, el dato nunca se perderá.

En la práctica es necesario refrescar el datos (los “1” ) y este circuito da origen a una celda de memoria dinámica.

D Q

LE

1

0

Cp

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Latch con compuerta de Aislación

Resulta conveniente, en el latch RS colocar las entradas S y R en “0” (condición de no cambio), una vez que el dato fue cargado en el latch .

Para ello agregamos 2 compuertas AND y una entrada para habilitar el latch que la denominamos Latch Enable (LE) .

S Q

R

Q

R

S

LE

Compuertas de Aislación

LE=0, retiene el dato

LE=1, cargo dato

Entradas Preparatorias

La señal LE, es una señal asincrónica


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Diagramas temporales Latch SR con compuertas de aislación

ta ≥ tdLatch

tm ≥ tdLatch

Pulso disparado de una manera no adecuada

S

R

Q

LE

Los cambios de la salida Q solo se llevaran a cabo si la señal de LE=1, de lo contrario el Latch no cambiará de estado

Las señales de S y R deben estar estables antes de que el LE valga 1, esta es la manera correcta de disparar el Latch


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Diagramas temporales Latch D con compuertas de aislación

LE

D

Q

D Q

Q

LE

Copia en la salida Q, lo que tiene en la entrada D


D

LE

Q

Circuito equivalente del Latch D con compuerta de aislación realizado con un Multiplexor

M

U

X

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74HC373

Maneja la habilitación de todas las salidas

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74HC373 - Tabla de verdad y especificaciones


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Descripción de un Latch D

con compuerta de aislación

Para realizar la descripción del Latch D utilizaremos un Bloque Process.

Un Proceso describe el comportamiento de un circuito.

Es una construcción de mayor nivel de abstracción; respecto de las Asignaciones Concurrentes.

Ideal para la descripción de Circuitos Secuenciales Sincrónicos. Aunque también se puede describir lógica Combinacional.

Su uso esta ligado a un tipo de descripción “Algorítmica”.

Describe comportamiento como una secuencia de eventos.


El Bloque Process Sintaxis:

Es un ambiente secuencial donde las sentencias se procesan en orden.

Los procesos que pueda tener una descripción se ejecutan en paralelo.


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El Bloque Process

Funcionamiento del Proceso:

– Al iniciarse todos los Procesos son ejecutados una vez; de ahí en adelante todo depende de las señales.

Lista Sensible:

– Un Proceso es invocado cuando una o mas señales, incluidas en la Lista Sensible, cambian de estado.

– Un Proceso sin Lista Sensible es valido, pero se activa con cualquier evento.

– El orden en la lista no tiene importancia.


Elementos sintácticos

Los Elementos Sintácticos usuales dentro de los Procesos son:

if <condición> then <acción 1> else <acción 2> end if;

for <rango> loop <acción 1>; <acción 2>; end loop;

while <condición> loop <acción 1>; end loop;

case <condición> is when <valor> => <acción>;

when <valor> => <acción>;

when <valor> => <acción>;

end case;

wait on <señal> until <expresión>;


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Descripción del Latch D con compuerta de

aislación

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La salida Q no cambia, ya que el LE = ‘0’

•No tiene entrada seteada, por eso la salida aparece indefinida ( U ).

•Mas adelante veremos como se soluciona este problema

D Q

LE

Ejemplo de sistema de modo fundamental Se bombea agua a una torre de agua mediante dos bombas P1 y P2. Ambas bombas deben

activarse cuando el agua baja del nivel 1, deben permanecer en marcha hasta que el agua alcance el nivel 2, momento en el que la bomba P1 se apaga y permanece apagada hasta que el agua vuelva a bajar del nivel 1 otra vez. La bomba 2 permanece encendida hasta que se alcanza el nivel 3 y entonces se apaga también y permanece apagada hasta que el agua cae de nuevo por debajo del nivel 1. Se usan sensores de nivel para generar señales de detección de nivel de la siguiente manera:

• Señal a = ‘1’ cuando el agua esta en el nivel 1 o por encima . Sino a = ‘0’.

• Señal b = ‘1’ cuando el agua esta en el nivel 2 o por encima . Sino b = ‘0’.

• Señal c = ‘1’ cuando el agua esta en el nivel 3 o por encima . Sino c = ‘0’.

Se implementar un circuito secuencial de modo fundamental para controlar las bombas P1 y P2 de acuerdo a las especificaciones dadas.

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40


Solución En la implementación, utilizaremos 2 latchs CD4043 (un solo IC) de tecnología

CMOS y la lógica necesaria para encender las bombas P1 y P2, con VDD = 12 V.

Para setear correctamente el CD4043, la habilitación (E) debe estar en ‘1’.

Se seleccionó, en este caso el driver L293 (cuenta con protección interna a cargas inductivas) para manejar los motores de las bombas, ya que optamos por motores de 12 V de CC. En este caso alimentamos, VSS = VS = 12 V en el L293


Si hubiese seleccionados motores corriente alterna, hubiese utilizado reles para activarlos

Descripción en VHDL


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Multivibradores


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Multivibradores

Los multivibradores son circuitos electrónicos que presentan 2 estados en sus salidas ( “0” y “1” ) .

Los multivibradores se pueden clasificar en :

– Astables

– Monoestables

– Biestables

Los Multivibradores Astables y Monoestables pueden ser construidos con el CI 555 o 556, en distintas configuraciones .

Idem ocurre usando el Disparador Schmidt, la ventaja es que en este caso se llega a trabajar en frecuencias mas elevadas .


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Multivibradores Astables Los multivibradores astables son aquellos que sus salidas

cambian de estado libremente a una determinada frecuencia .

Se los usa para generar señales cuadradas como las que utilizamos en técnicas digitales .

Esquema y funcionamiento :

Astable

Q

+V

R1

C

R2

T

T1 T2

La frecuencia de trabajo del multivibrador depende de los valores de los componentes pasivos R1; R2 y C .

Los semiperíodos T1 y T2 pueden tener distintas duraciones

Regula T1

Regula T2


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Multivibradores Monoestables Los multivibradores monoestables son aquellos que sus

salidas permanecen en un estado, hasta que un pulso externo los hace cambiar de estado y después de un tiempo vuelven al estado de reposo .

Hay monoestables de 2 tipos diferentes, ellos son :

– No redisparables

– Redisparables

Se los utiliza normalmente en temporizadores .


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Multivibradores Monoestable – No Redisparable

Son aquellos que una vez disparados cambian de estado (estado no estable) y recién se pueden volver a disparar cuando vuelve a su estado de reposo .

Durante el tiempo que esta disparado si llega un nuevo pulso de disparo el dispositivo lo ignora .


Q

D

Se dispara el multivibrador

T

Si aparece un nuevo pulso de disparo, mientras esta en el estado inestable, este es ignorado y no actúa sobre la salida

El valor temporal de T depende de los valores de R y C

Mo

no

es

ta

ble

Q

+V

C

RD

Estado no estable


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Multivibradores Monoestable – Redisparable

Son aquellos que una vez disparados cambian de estado y se los puede volver a disparar, mientras esta la salida en el estado no estable .

Durante el tiempo que esta disparado si llega un nuevo pulso de disparo el dispositivo no lo ignora y tardará un tiempo T, a partir de ese momento, en volver al estado de reposo .


Q

D

T

Si aparece un nuevo pulso de disparo, mientras esta en el estado no estable, este actúa sobre la salida y hace que la misma permanezca en este estado un tiempo T, a partir del pulso

El valor temporal de T depende de los valores de R y C

Mo

no

es

ta

ble

Q

+V

C

RD

T


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Son dispositivos que cambian de estado cuando los alcanza una señal externa .

Se los denomina Latches o biestables .

Se los clasifica en – Latch RS

– Latch D

Estos multivibradores ya los hemos analizado en detalle en las primeras diapositivas .

Multivibradores Biestable


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Multivibrador Astable con MC14106 Fácilmente podemos construir un multivibrador astable con

una compuerta Schmidt Trigger de tecnología CMOS.

Los Valores VT+ y VT- , los saco de la hoja de datos


Ejemplo:

Los dato se obtuvieron de la hoja de datos

VDD = 10 V

C = 100 nF

R = 1 KΩ

VT+ = 5,9 V

VT- = 3,9 V

T = 81,5 µs

f = 12,3 KHz

Condición que debe cumplir t1 y t2

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Hoja de datos MC14106


Ejemplo:

VDD = 10 V

C = 100 nF

R = 1 KΩ

VT+ = 5,9 V

VT- = 3,9 V

T = 81,5 µs

f = 12,3 KHz

Multivibrador Astable con Cristal Piezoeléctrico

Se utilizan para generar señales arriba de los 100 KHz y de gran estabilidad.

Se trata de un oscilador implementado con dos inversores y un Cristal de cuarzo.

La frecuencia de la señal cuadrada de la salida dependerá de la frecuencia de funcionamiento del reloj.

El trimer de 40pf se incluye para un ajuste fino de la frecuencia de oscilación, mientras el circuito oscilante en si funciona con un solo inversor.

El segundo inversor actua como separador, de esta manera la carga no afectará a la generación de la señal cuadrada.

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Inversor CD4069


No se puede simular en Proteus, ya que el modelo matemático del cristal no lo permite

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Multivibrador Monoestable con MC14106

En este caso es no redisparable .

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Ejemplo:

VDD = 10 V; VT+ = 5,9 V

C = 0,1 µF; R = 1 KΩ

tw = 52,7 µs

Discriminador de pulsos con MC14106 Muchas veces es necesario eliminar pulsos angostos de una

señal digital. Este circuito, que funciona como un integrador permite hacerlo fácilmente.

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Solo los pulsos de un determinado ancho harán que la tensión sobre el capacitor (Vc) supere la tensión VT+. Esos pulsos aparecerán en la salida.

Los pulsos angostos no permitirán que la carga del capacitor alcance o supere la tensión VT+.


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Formas de onda E/S de un DS

a) Forma de onda con ruido superpuesto .

b) Señal de salida en un inversor convencional .

c) Señal de salida en un disparador Schmidt .

Entrada, señal con ruido eléctrico superpuesto

Salida


Multivibrador Monoestable con MC14538

Este CI CMOS permite construir monoestables redisparables y no redisparables .

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MC14538

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Circuito redisparable

Circuito no redisparable

MC14538

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Valores de Cx y Rx que datan el origen del

período T, los tiempos también están en

función de Vcc

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Fin de la presentación

Latches y Multivibradores

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