Indrumar Electronica digitala 3.doc

7/29/2019 Indrumar Electronica digitala 3.doc

1/70

UNIVERSITATEA TEHNIC A MOLDOVEI

Facultatea Radioelectronic i TelecomunicaiiCatedra Sisteme Optoelectronice

ELECTRONICA DIGITAL

ndrumar de laborator

Chiinu2011

1


2/70

UNIVERSITATEA TEHNIC A MOLDOVEI

Facultatea Radioelectronic i TelecomunicaiiCatedra Sisteme Optoelectronice

ELECTRONICA DIGITAL

ndrumar de laborator

ChiinuUTM2011

2


3/70

Prezentul ndrumar metodic privind ndeplinirea lucrrilorde laborator se adreseaz studenilor specialitilor 521.8 Ingineriei Management n Telecomunicaii i 525.8 SistemeOptoelectronice, formele de nvmnt cu frecven la zi i cu

frecven redus.

Autori: lect. sup. Anatol Alexeilect. sup. Andrei Chihai

Redactor responsabil: conf. univ. dr. Pavel Nistiriuc

Recenzent: conf. univ. dr. Nicolae Secrieru

Redactor:_________________________________________

Bun de tipar Formatul hrtiei

Hrtie ofset. Tipar RISO TirajulColi de tipar Comanda nr._________________________________________

U.T.M., 2004, Chiinu, bd. tefan cel Mare, 168.Secia Redactare i Editare a UTM2068, Chiinu, str. Studenilor, 9/9

3


4/70

CUPRINS

1. Lucrarea de laborator Nr. 1 41.2 Noiuni teoretice.4

1.3 Ordinea ndeplinirii lucrrii..121.4 ntrebri de control141.5 Bibliografie..14

2. Lucrarea de laborator Nr.2....152.2 Noiuni teoretice.152.3 Ordinea ndeplinirii lucrrii..342.4 ntrebri de control352.5 Bibliografie..35

3. Lucrarea de laborator Nr.3....363.2 Noiuni teoretice.363.3 Ordinea ndeplinirii lucrrii..543.4 ntrebri de control553.5 Bibliografie..55

4. Lucrarea de laborator Nr.4....564.2 Noiuni teoretice..56

4.3 Ordinea ndeplinirii lucrrii..654.4 ntrebri de control674.5 Bibliografie..67

4


5/70

Lucrare de laborator nr.1Funciile logice elementare

1.1 Scopul lucrrii: Studiu elementelor logice elementare.

Minimizarea funciilor logice prin metoda transformrilorechivalente, implementarea funciilor logice n baza de elementelogice.

1.2 Noiuni teoretice:Algebra Boole, cunoscut i sub denumirea de Algebra

logic sau Calculul propoziional, opereaz cu propoziii desprecare se poate afirma c sunt adevrate sau false. Fiecreipropoziii i se poate asocia o variabil (numit variabil logicsau binar) care ia valoarea 1 cnd propoziia este adevrat i 0cnd propoziia este fals.Toate funciile logice se mpart n 2 categorii: Funcii logice elementare sunt funcii logice ce conin o

singur operaie logic. Funcii logice compuse sunt cele a cror valoare de

adevr depinde de valoarea de adevr a propoziiilor simpledin care se compun i de tipul legturilor logice dintreacestea.Legturile logice (operaiile) de baz sunt prezentate n

tabelul 1.1.Se observ c denumirile i simbolurile operaiilor logice

difer de la un domeniu la altul. n cele ce urmeaz, vom utilizaaproape exclusiv notaiile din matematic.

5


6/70

Tabelul 1.1 Denumirea i simbolizarea operaiilor de bazMatematic Logic Tehnic

Prima lege de compoziie(suma logic)

x1+ x2Disjuncie

x1x2SAU (OR)

x1x2A doua lege de compoziie

(produsul logic)x1 x2

Conjunciex1x2

I (AND)x1 x2

Elementul inversx

Negaie x

NU (NOT)x

Propoziia compus poart numele de funcie logic saufuncie binar i ia valoarea logic 1 cnd este adevrat i 0 cndeste fals.

321 xxxy += (1.1)

Funcia logic este complet definit cu ajutorul unui tabel finit

(tabel de adevr) avnd n primele coloane valorile logice alepropoziiilor simple (considerate independente) i n ultimacoloan - valorile logice ale funciei, obinute prin aplicareaoperaiilor logice asupra valorilor logice corespunztoare alepropoziiilor simple.

Intrri Ieire

X1 X2 X3 Y00001111

00110011

01010101

00001111

6

1

&

&

X1

X3

Y

Figura 1.2 Exemplude circuit logic

Tabelul 1.2 Tabelul de adevr


7/70

Un tabel de adevr complet va conine 2n combinaii, unde n numrul de variabile de intrare.

Metoda circuitelor logice(metoda grafic) funcia logic se

definete printr-un circuit alctuit din elemente logice (figura1.2).

7


8/70

1.2.1 Funcii logice elementare

Tabelul 1.3 Funciile logice elementareNr

.

FUNCIA LOGIC

Tabelul deadevr

Expresia algebric Reprezentarea

simbolic

Denumirea

1

xy =

NUNegaie

2

y = x1x2 x3 xny = x1x2 x3

I (AND)Conjuncie

3

nxxxxy ...321=

I-NU(NAND)Negarea

conjunciei

4

y = x1+x2++xny = x1x2xn

SAU(OR)Disjuncie

5

nxxxy +++= ...21

SAU-NU(NOR)

Negareadisjunciei

8

x1 y

x1

x2

y

x1

x2

y

x1

x2

y

x1

x2

y

x f0 11 0

x y f0 0 00 1 01 0 01 1 1

x y f0 0 1

0 1 11 0 11 1 0

x y f0 0 00 1 11 0 11 1 1

x y f0 0 10 1 01 0 01 1 0


9/70

6

nxxxy = ...21

SAUEXCLUSIV

(XOR)

1.2.2 Proprietile operaiilor logice

Deoarece variabilele i funciile n algebra logic pot primidoar dou valori, operaiile logice comparativ cu operaiilealgebrice posed alte proprieti. Operaiile logice se supun

urmtoarelor legi:1) Legea asociativx1 x2 x3 = (x1 x2) x3 = x1 (x2 x3) = ... ; (1.2)

x1 + x2 + x3 = (x1 + x2) + x3 = x1 + (x2 + x3) = ... ; (1.3)2) Legea comutativ

x1 x2 = x2 x1; (1.4)x1 + x2 = x2 + x1; (1.5)

3) Legea distributivx1 (x2 + x3) = x1 x2 + x1 x3; (1.6)

x1 + (x2 x3) = (x1 + x2) (x1 + x3); (1.7)4) Teorema lui Morgan

yxxy

yxyx

+=

=+

yxxy

yxyx

+=

=+

(1.8)

5) Legea absorbiei

( ) xyxxxxyx=+

=+(1.9)

6) Legea ncleierii

( ) ( ) xyxyxxyxxy

=++

=+

(1.10)

9

x1

x2

y

x y f0 0 00 1 11 0 11 1 0


10/70

7) Legea dublei negri

( ) ( )nn xxxfxxxf

xx

...,..., 2121 =

=

(1.11)

8) Legea repetrii (tautologiei)

xxxx

xxxx

=+++=

...

...(1.12)

9) Proprietile operaiilor cu constante i cu valori inverse

00

0

=

=+

x

xx

0

1

=

=+

xx

xx

xx

x

=

=+

1

11(1.13)

Demonstrarea egalitilor de mai sus poate fi efectuat n dou

moduri:a) Metoda transformrilor echivalente conform creia se

efectueaz transformri echivalente ale prii drepte,stngi sau ale ambelor pri pn la obinerea uneiidentiti.

( )( )

( ) yzxyzzyx

zyzxyxxxzxyx

+=+++==+++=++

1(1.14)

b) Metoda induciei perfecte conform creia se alctuiesctabele de adevr pentru ambele pri ale expresiei. Dacele coincid, expresia este adevrat.

yxyx += (1.15)

1.2.3 Formele canonice ale funciilor logice

Formele canonice prezint nite forme speciale ale

funciilor logice ce permit de a efectua unele aplicri practice. Seutilizeaz urmtoarele forme canonice:

a) Disjuncia elementar (sum logic elementar) reprezint disjuncia variabilelor cu sau fr negaie.

De exemplu: ;21 xx + 321 xxx ++

b) Conjuncia elementar (produs logic elementar) reprezint conjuncia variabilelor cu sau fr negaie.

De exemplu: ;21 xx 321 xxx 10


11/70

c) Forma disjunctiv normal FDN reprezint disjunciaconjunciilor elementare.

De exemplu: 31211 xxxxx ++

d) Forma conjunctiv normal FCNreprezint conjunciadisjunciilor elementare.

De exemplu: ( )( )( )312121 xxxxxx +++e) Forma disjunctiv normal perfect FDNPreprezint o

FDN n care fiecare conjuncie conine toate variabilelefunciei. Numrul de variabile ale funciei reprezintrangul funciei.

De exemplu: ( )32132132

1321 xxxfxxxxxxxxx=++

f) Forma conjunctiv normal perfect FCNP reprezinto FCN n care disjunciile conin toate variabilele funciei.

De exemplu: ( )( ) ( )321321321 xxxfxxxxxx =++++

FDNP i FCNPpot fi obinute din acelai tabel de adevr.Pentru a obine FDNP, n tabela de adevr se aleg rndurile n care

funcia y are valoarea 1 (tabelul 1.4). Fiecrui rnd ales icorespunde o conjuncie n care variabilele intr cu negare dac auvaloarea 0 i fr negare dac au valoarea 1.

2121xxxxy += (1.16)

X1 X2 Y

0011

0101

1010

11

Tabelul 1.4 Tabel de adevr


12/70

Pentru a obine FCNP, n tabela de adevr se aleg rndurile n carefuncia y are valoarea 0. Fiecrui rnd ales i corespunde odisjuncie, n care variabilele intr cu negare dac au valoarea 1 ifr negare dac au valoarea 0.

( )( )2121 xxxxy ++= (1.17)

1.2.4 Minimizarea funciilor logice

Prin minimizarea funciilor logice se nelege aducereafunciei logice la una din cele mai simple forme posibile. Aceasta

permite de a obine cea mai simpl structur a dispozitivuluidigital proiectat, de a micora dimensiunile lui, numrul demicrocircuite utilizate, consumul de energie.

Minimizarea poate fi efectuat prin cteva metode:1) Metoda transformrilor echivalente conform creia se

efectueaz transformri echivalente ale funciei logice folosindproprietile operaiilor logice.

2) Metoda tabelelor Karnaugh.1.2.4.1 Metoda consensurilor

Consensul a doi termeni produs P1 i P2 care coninaceeai variabil, variabil care este complement ntr-unul din eii necomplementat n cellalt, se obine prin nlturarea variabileirespective i efectuarea produsului logic al celorlalte variabile dincei doi termeni produs.

Descrierea algoritmului:a) Se stabilesc perechile de termeni pentru care exist consens

i se adaug consensurile termenilor la forma elementardisjunctiv a funciei (1.18).

b) Se elimin termenii care sunt acoperii de ali termeniexisteni n expresia funciei (1.19).

c) Se repet punctele a) i b) pn cnd nu se mai pot formaconsensuri, sau toate consensurile care se pot forma suntacoperite de termenideja existeni.

12


13/70

4321432143214321

43214321432143214321

xxxxxxxxxxxxxxxx

xxxxxxxxxxxxxxxxxxxxY

++++

+++++=

(1.18)

3214321

431313214321431321321

xxxxxxx

xxxxxxxxxxxxxxxxxxxxxY

++

++=++++=

(1.19)

1.2.4.2 Implementarea funciilor logice.Prin implementarea funciilor logice se nelege obinerea

circuitului logic, funcionarea cruia este descris de funcialogic dat. Fiecrei variabile i corespunde un semnal de intrare acircuitului, funciei i corespunde semnalul de ieire. La

implementarea FL se ia n consideraie baza de elemente logice,care prezint setul de elemente logice cu ajutorul crora se poatede implementat orice FL.

Exist urmtoarele baze standarde de elemente logice:a) I, SAU, NUb) I, NUc) SAU, NUd) I NUe) SAU NUf) SAU NU , I

Pentru a implementa o FL ntr-o baz anumit, expresialogic trebuie transformat astfel nct s fie folosite numaioperaiile logice din baza dat. Aceasta se efectueaz cu ajutorulteoremei lui Morgan.

a) I, SAU, NU ( ) 321 xxxy +=

13

X2

1

&Y

X1

X3

Figura 1.3 Circuit logic n baza I, SAU, NU


14/70

b) I, N

321 xxxy =

c) I NU

3211321 xxxxxxxy ==

d) SAU NU

( ) 00 312321321 ++++=++=+= xxxxxxxxxy

14

Figura 1.5 Circuit logic n baza I-NU

Y

&&

&

X1

&X

2X

3

1X21XX

321 XXX

Y

X1

&& 1XX

2

X3

21XX 21XX

Figura 1.4 Circuit logic n baza I, NU

X2

X1

X3

1

11

10

0

2X

3X

Y

Figura 1.6Circuit logic n baza SAU-NU


15/70

1.3 Ordinea ndeplinirii lucrrii

Formarea structural i tabelar a elementelor logice.1.3.2 Reprezentarea schematic a elementelor logice: I, SAU,

SAU cu excludere, NU, I-NU, SAU-NU i verificareatabelelor de adevr.

1.3.3 Minimizarea funciilor prin metoda transformrilorechivalente i tabelelor Karnaugh conform variantelor dintabelul 1.4.

1.3.4 Implementarea circuitului logic al funciei minimizate nprograma Circuit Maker.

1.3.5 Se va realiza darea de seam cu includerea rezultatelorobinute.

Tabelul 1.5 Variantele funciilor pentru minimizareV Funcia

143214321432143214321

4321432143214321

xxxxxxxxxxxxxxxxxxxx

xxxxxxxxxxxxxxxxY

++++

++++=

243214321432143214321

4321432143214321


xxxxxxxxxxxxxxxxY

++++

++++=

3( ( (

( )( )( )( )4321432143214321

432143214321

xxxxxxxxxxxxxxxx

xxxxxxxxxxxxY

++++++++++++

+++++++++=

443214321

43214321432143214321

xxxxxxxx


++

+++++=

5( )( )( ) ( )

( ) ( ) ( )( )4321432143214321

4321432143214321

xxxxxxxxxxxxxxxx

xxxxxxxxxxxxxxxxY

++++++++++++

++++++++++++=

643214321432143214321

43214321432143214321



++++

+++++=

15


16/70

7( )( )( )

( )( )( )432143214321432143214321

xxxxxxxxxxxx

xxxxxxxxxxxxY

+++++++++

+++++++++=

8 ( ) ( ) ( ) ( )( ) ( ) ( ) ( )4321432143214321

4321432143214321

xxxxxxxxxxxxxxxx

xxxxxxxxxxxxxxxxY

++++++++++++++++++++++++=

943214321432143214321

43214321432143214321



+++++

+++++=

10( )( )( )

( )( )( )432143214321

432143214321

xxxxxxxxxxxx

xxxxxxxxxxxxY

+++++++++

+++++++++=

114321432143214321

432143214321

xxxxxxxxxxxxxxxx

xxxxxxxxxxxxY

++++

+++=

1.4 ntrebri de control1. Specificai tabelele de adevr ale funciilor logice;

2. Scriei proprietile funciilor logice;3. Care sunt formele canonice ale funciilor logice;4. Obinerea formelor perfecte din tabelul de adevr;5. Metodele de minimizare ale funciilor logice;6. Bazele standarde de elemente logice;7. Substituirea unor elemente logice cu altele;

1.5 Bibliografie

1. Anatol Alexei Cursul de prelegeri Electronica digital, subform de manuscris;

2. Gheorge Toace, Dan Nicula Electronica digital, Edituratehnic, Bucureti, 2005;

3. John Wakerly Circuite digitale: principii i practice folosite nproiectare, Teora, Bucureti, 2002;

4. Mihaela Lupea, Andreea Mihi Logici clasice i circuitelogice Editura albastr, Cluj-Napoca, 2008;

16


17/70

5. I. Spnulescu, S. Spnulescu Circuite integrale digitale isisteme cu microprocesoare Editura Victor, Bucureti, 1996.

17


18/70

Lucrare de laborator nr.2Circuite logice combinaionale

2.1 Scopul lucrrii

Cunoaterea modului de funcionare a circuitelor logicecombinaionale i nsuirea metodelor de analiz i sintez acircuitelor logice combinaionale.

2.2 Noiuni teoretice

Circuitele logice combinaionale (c.l.c.) sunt circuite frmemorie (independente de propriile stri anterioare), caracterizateprin faptul c semnalele de ieire sunt combinaii logice alesemnalelor de intrare, existnd numai atta timp ct acestea dinurm exist.Schema bloc a unui circuit logic combinaional este dat n figura2.1, iar funciile de ieire ale acestuia pot fi scrise sub forma:

yk = yk (x1, x2, ... , xn), (2.1)

unde k = 1, 2, ... , m.

Figura 2.1 Schema bloc a unui c.l.c.

Independena fa de timp a relaiilor 2.1 ar putea fiinterpretat ca un rspuns instantaneu i simultan al ieirilorcircuitului logic combinaional la o modificare simultan aintrrilor acestuia.n realitate, situaia este puin mai complicat. innd seama de

faptul c un c.l.c. reprezint un ansamblu de pori logice18

.

.

.

C. L. C.

x1

x2

xn

y1

y2

ym

.

.

.

.

.

.


19/70

elementare interconectate ntre ele n diverse moduri, astfel nctinformaiile prezente la intrri parcurg, de regul, n drumul lorctre ieiri, un numr variabil de pori logice elementare, rezultc efectul modificrii valorilor logice ale intrrilor c.l.c. se

propag ctre ieiri n intervale de timp diferite, ntotdeaunamultipli de tpd.

2.2.1 Analiza i sinteza circuitelor logice combinaionale

n legtur cu circuitele logice combinaionale, se pun deregul dou probleme importante i anume: analiza i sinteza c.l.c.

2.2.1.1 Analiza circuitelor logice combinaionale

Analiza c.l.c. pornete de la schema logic cunoscut acircuitului i urmrete stabilirea modului de funcionare aacestuia, fie prin construirea tabelului de funcionare, fie prinscrierea formei analitice a funciei de ieire.

Spre exemplu, pornind de la schema logic a unui c.l.c.

simplu, figura 2.2, deducem din consecutiv, urmrindtransformrile semnalelor de intrare, expresia analitic a funcieide ieire:

BABAY += (2.2)

Figura 2.2 Schema logic a unui XORConstruirea tabelului de funcionare este acum extrem de

simpl i urmeaz paii prezentai n coloanele tabelului 2.1.

19

A

B

BABAY +=

BA

BA


20/70

Tabelul 2.1 Tabelul de funcionare al c.l.c. din figura 2.2B A B A BA BA BABAY +0 0 1 1 0 0 00 1 1 0 0 1 1

1 0 0 1 1 0 11 1 0 0 0 0 0

Recunoatem funcia de ieire i tabelul de funcionare alcircuitului SAU-EXCLUSIV (XOR).

2.2.1.2 Sinteza circuitelor logice combinaionale

Sinteza c.l.c. pornete de la funcia pe care trebuie so ndeplineasc circuitul i i propune obinerea unei variante(minimale) a structurii acestuia.Etapele sintezei sunt: definirea funciei (funciilor) de ieire,minimizarea i, n final, desenarea schemei circuitului.Dup modul n care este scris funcia, implementarea se poateface n diverse variante dintre care menionm:

a) cu orice combinaie de circuite logice elementare;b) numai cu circuite NAND;c) numai cu circuite NOR.Spre exemplu, considernd funcia:

BAY = (2.3)

i tabelul ei de funcionare, tabelul 2.2, ne propunem s realizm

sinteza circuitului corespunztor n mai multe variante.

Tabelul 2.2 Tabelul de adevr al funciei XORB A Y0 0 00 1 11 0 1

1 1 020


21/70

a) Sinteza utiliznd mai multe tipuri de circuite logiceelementare

Pornind de la tabelul 2.2, observm c forma canonicdisjunctiv (FCD) a funciei este cea exprimat de relaia 2.2.

Fiind o form deja minimal, implementarea ei conduce lacircuitul din figura 2.2. Procednd similar, dar utiliznd formacanonic conjunctiv (FCC), obinem:

( ) ( )BABAY ++= , (2.4)care n urma implementrii conduce la circuitul din figura 2.3.

Figura 2.3 O alt variant de implementare a XOR-ului

b) Sinteza numai cu pori NAND

Aplicnd De Morgan asupra FCD, rel. 2.2, obinem:

( ) ( )BABABABAY =+= , (2.5)

a crei implementare poate fi realizat numai cu NAND-uri iconduce la circuitul din figura 2.4.

21

A+B

BA +

A

B

( ) (ABAY +=


22/70

Figura 2.4 Implementarea XOR-ului numai cu NAND-uric) Sinteza numai cu pori NOR

Aplicnd De Morgan asupra FCC, relaia 2.4, obinem:

( ) ( ) ( ) ( )BABABABAY +++=++= , (2.6)a crei implementare poate fi fcut numai cu NOR-uri i conducela circuitul din figura 2.5.

Figura 2.5 Implementarea XOR-ului numai cu NOR-uri

n cele ce urmeaz, ne propunem prezentarea sintezei celor maiimportante circuite logice combinaionale utilizate n electronicadigital.d

22

A

B

Y

A

B

Y

+Vcc


23/70

2.2.2 MultiplexoareMultiplexoarele (MUX-urile) sunt circuite logice

combinaionale, care permit trecerea datelor de la una din cele nintrri spre ieirea unic, figura 2.6.

Figura 2.6 Schema bloc general a unui multiplexor

Selecia intrrii care urmeaz a avea acces la ieire se face printr-un cuvnt de cod (adres) avndp bii.

Se observ c n=2p, adic numrul de intrri este egal cunumrul combinaiilor logice de adres a cror apariie urmeaz sautorizeze accesul succesiv al intrrilor ctre ieire.

2.2.2.1 Circuitul de multiplexare cu 4 intrrin cazul MUX-ului cu n=4 intrri (I0, I1, I2, I3), numrul

barelor de adres este p=2 (A0, A1).Pornind de la definiia multiplexorului, construim tabelul defuncionare al unui MUX cu 4 intrri, tabelul 2.5, scriem formacanonic disjunctiv, rel. 2.7, i o implementm n figura 2.7.

Tabelul 2.5 Tabelul de funcionare al unui MUX cu 4 intrriE A1 A0 I0 I1 I2 I3 Y1 x x x x x x 00 0 0 I0 x x x I00 0 1 x I1 x x I10 1 0 x x I2 x I2

0 1 1 x x x I3 I3

MUX

Ap-1A0 A1

In-1

I1

I0

Y...

.

.

.

. . ..

23


24/70

Figura 2.7MUX-ul cu 4 intrri

).IAAIAAIAAIAA(EY 3

P

012

P

011

P

010

P

01

3210

+++=

(2.7)

Observm c schema este prevzut i cu o intrare de autorizare(ENABLEE , activ n starea "L". Pentru 1E = , indiferent de strile

logice ale intrrilor i barelor de adres, ieirea se fixeaz n 0logic i MUX-ul este inactivat.

2.2.3 DemultiplexoareCircuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permittransmiterea datelor de la o intrare unic, la una din cele m ieiriselectate printr-un cuvnt de cod (adres).

Schema bloc a unui DMUX cu m ieiri i p bare de adres(m=2p) este prezentat n figura 2.8.)

I0

I1

I2

I3

A0

A1

0A

Y

+Vcc

1A

24


25/70

Figura 2.8

Schema bloc general a unui DMUX

2.2.3.1 Circuitul de demultiplexare cu 4 ieiri

Circuitul de demultiplexare cu m=4 ieiri (Y0,Y1, Y2, Y3),are p=2 bare de adres (A0,A1).

Tabelul 2.6 Tabelul de funcionare al unui DMUX cu 4 ieiriA1 A0 I Y0 Y1 Y2 Y30 0 I I 0 0 00 1 I 0 I 0 01 0 I 0 0 I 01 1 I 0 0 0 I

Pornind de la tabelul de funcionare al unui astfel de circuit,

tabelul 2.6, se scriu funciile de ieire:

,0A1AI3Y,0A1AI2Y,0A1AI1Y,0A1AI0Y ==== (2.8)i se obine varianta de implementare din figura 2.9.

25

DMUX

Ap-1A0 A1

Ym-1

Y1

1

Y0

I ...

.

.

.

. . .

. . .


26/70

Figura 2.9 DMUX-ul cu 4 ieiri

2.2.4 CodificatoareCodificatoarele sunt circuite logice combinaionale cu n

intrri i m ieiri de adres, constituind de fapt subsisteme ale unor

circuite integrate pe scar medie (M.S.I.) sau larg (L.S.I.) cum arfi: convertoarele de cod, circuitele ROM, PLA, etc.Schema bloc a unui codificator este prezentat n figura

2.10.Figura 2.10 Schema bloc general a unui codificator

2.2.4.1 Codificatorul de adres simplu

I

A1

A0

Y0

Y1

Y2

Y3

+Vcc

26

CD

I1

I2

In

A0

A2

Am-1

.

.

.

.

.

.

.

.

.

.

.

.


27/70

Codificatorul de adres simplu furnizeaz la ieire uncuvnt binar de m bii atunci cnd numai una din cele n intrri alesale este activat.

Tabelul 2.12 Tabelul de adevr al codificatorului de adresINTRRI ADRESE

I1 I2 I3 I4 I5 I6 I7 A2 A1 A01 0 0 0 0 0 0 0 0 10 1 0 0 0 0 0 0 1 00 0 1 0 0 0 0 0 1 10 0 0 1 0 0 0 1 0 0

0 0 0 0 1 0 0 1 0 10 0 0 0 0 1 0 1 1 00 0 0 0 0 0 1 1 1 1

Rezult c numrul cuvintelor furnizate la ieire este n=2m-1 ieste egal cu numrul intrrilor.

Pentru exemplificare, ne propunem s realizm sintezaunui codificator de adres cu n=7 intrri, deci cuvntul de adresva fi format din m=3 bii.

Pornind de la tabelul de adevr, tabelul 2.12, se deducexpresiile funciilor de ieire, rel. 2.9, 2.10 i 2.11, i se obinevarianta de implementare din figura 2.11:

A0 = I1 + I3 + I5 + I7 ; (2.9)A1 = I2 + I3 + I6 + I7 ; (2.10)A2 = I4 + I5 + I6 + I7 . (2.11)

27

I1

I2

I3

I4 I5 I6

I7 +Vcc

A0

A1

A2


28/70

Figura 2.11 Schema logic a codificatorului de adres

Observaie: este interzis activarea simultan a mai multorlinii de intrare deoarece se pot crea confuzii. De exemplu,activarea simultan a liniilor I1 i I2 genereaz cuvntul de codA2=0, A1=1, A0=1 (011) care corespunde de fapt, ntr-ofuncionare normal, activrii lui I3. n cazul n care nu se poateevita activarea simultan a mai multor intrri, se folosesc circuitede codificare (codare) prioritare.O alt variant de implementare a CD cu 7 intrri i 3 ieiri deadres se poate obine aplicnd relaiilor 2.12, 2.13 i 2.14principiul dublei negaii i una din relaiile lui De Morgan:

753175310 IIIIIIIIA =+++= (2.12)763276321 IIIIIIIIA =+++= (2.13)

765476542 IIIIIIIIA =+++= (2.14)

Se obine schema prezentat n figura 2.12.

28

1I

A0

A1

A2

2I 3I 4I 5I 6I 7I+Vcc


29/70

Figura 2.12 O alt variant de implementare a codificatoruluiadres

2.2.5 Decodificatoare

Decodificatoarele sunt circuite logice combinaionale cu nintrri i m ieiri, realizate n tehnologie MSI, care activeaz unasau mai multe ieiri n funcie de cuvntul de cod aplicat la intrare(m=2n). Schema bloc a unui decodificator este prezentat n figura2.13.

Figura 2.13 Schema bloc general a unui decodificator

29

DCD

A0

Y0

A1

An-1

.

.

.

.

.

....

.

.

.

Ym-1

Y1


30/70

2.2.5.1 Decodificatorul de adresDecodificatorul de adres activeaz linia de ieire a crei

adres codificat binar este aplicat la intrri.Schema bloc a unui decodificator de adres cu n=2 intrri

i m=22=4 ieiri este prezentat n figura 2.14.

Figura 2.14 Schema bloc a unui decodificator cu 2 intrri i 4ieiri

Din tabelul de adevr, tabelul 2.13, se obin expresiile 2.15 alefunciilor de ieire i varianta de implementare din figura 2.15.

Tabelul 2.13 Tabelul de adevr al decodificatorului cu 2 intrri i

4 ieiriA1 A0 Y0 Y1 Y2 Y30 0 1 0 0 00 1 0 1 0 01 0 0 0 1 01 1 0 0 0 1

013012011010

AAY;AAY;AAY;AAY ==== (2.215)

30

DCD

A0

A1

Y0

Y1

Y3

Y2

A1 A0 +Vcc

Y1

Y2

Y3

Y0


31/70

Figura 2.15 Schema logic a decodificatorului cu 2 intrri i 4ieiri

2.2.5.2 Decodificatorul BCD - 7 segmenteDecodificatorul BCD - 7 segmente prezint schema bloc

din figura 2.16, accept un cod de intrare BCD i produce ieirileadecvate pentru selectarea segmentelor unui digit cu 7 segmenteutilizat pentru reprezentarea numerelor zecimale 0, 1, .., 9.

Figura 2.16 Schema bloc a unuidecodificator BCD - 7 segmente

Dac cele 7 ieiri ale decodificatorului sunt active n stare

sus, ele se noteaz cu a, b, , g i vor comanda un display cu 7segmente, figura 2.17 a, n care LED-urile se afl n conexiunecatod comun (KC), figura 2.17 b.

Dac ieirile decodificatorului sunt active n stare jos,ele se noteaz cu g,...,b,a i vor comanda un digit ale crui LED-uri se afl n conexiune anod comun (AC), figura 2.17 c.Este uor de neles faptul c, n condiiile n care LED-urile au

catozii legai mpreun (KC) i conectai la mas, singurul31

DCDBCD - 7 sgm

A0

A3

A1

A2

. . . .

. . . .

a b g


32/70

a

b

c

d

e

fg

.

.

.

.

.

.

KC (la mas)

b

g

.

.

.

.

.

.

AC (la +VCC

))))

potenial care, aplicndu-se pe anozi, poate deschide LED-urile,este +VCC, deci 1 logic.Un raionament similar poate fi fcut pentru conexiunea AC.

(a) (b) (c)

Figura 2.17 Display-ul cu 7 segmente,

a) notarea segmentelor; b) schema electric pentru KC;c) schema electric pentru AC.

2.2.5.3Decodificatorul BCD - 7 segmente cu componentediscrete

Ca i n cazul celorlalte circuite logice combinaionalestudiate pn n prezent, ne propunem s realizm sinteza unuidecodificator BCD - 7 segmente cu componente discrete.

n acest scop, alctuim tabelul de adevr aldecodificatorului, tabelul 2.15, trecnd n prima coloan numerelezecimale de la 0 la 15, n coloanele 2 5 combinaiile logice deintrare corespunztoare numerelor zecimale din prima coloan

32


33/70

(cod binar natural), iar n urmtoarele 7 coloane ieirile a, b, ,g, active n 1 logic.Se completeaz, linie cu linie, cele 7 coloane corespunztoarefunciilor de ieire, astfel nct segmentele activate s formeze

cifra nscris n prima coloan a tabelul 2.15, conformcorespondenei din figura 2.18.

Tabelul 2.15 Tabelul de adevr al decodificatorului BCD 7 segmenteA3

A2

A1

A0

a b c d e f g

0 0 0 0 0 1 1 1 1 1 1 0

1 0 0 0 1 0 1 1 0 0 0 02 0 0 1 0 1 1 0 1 1 0 13 0 0 1 1 1 1 1 1 0 0 14 0 1 0 0 0 1 1 0 0 1 15 0 1 0 1 1 0 1 1 0 1 16 0 1 1 0 1 0 1 1 1 1 17 0 1 1 1 1 1 1 0 0 0 08 1 0 0 0 1 1 1 1 1 1 1

9 1 0 0 1 1 1 1 1 0 1 110 1 0 1 0 x x x x x x x11 1 0 1 1 x x x x x x x12 1 1 0 0 x x x x x x x13 1 1 0 1 x x x x x x x14 1 1 1 0 x x x x x x x15 1 1 1 1 x x x x x x x

De exemplu, combinaiei binare 0000 i corespunde n zecimalcifra 0 a crei vizualizare presupune aprinderea LED-urilora, b, c,d, e i f, deci activarea prin 1 logic a liniilor de ieirecorespunztoare ale decodificatorului. Prin urmare, secompleteaz prima linie a tabelului 2.15 cu 1 logic, exceptndlocaia corespunztoare ieiriig, care rmne n 0 logic.Se procedeaz similar pentru toate combinaiile binarecorespunztoare numerelor de la 0 la 9.

33


34/70

Figura 2.18 Vizualizarea cifrelor zecimale pe un display cu 7segmente

Pentru combinaiile binare care corespund numerelor de la 10 la15, interzise n BCD, starea ieirilor decodificatorului esteindiferent, situaie pe care o marcm prin x n tabelul 2.15.Observm c funciile de ieire a, b, ,g, corespunztoare celor 7segmente, sunt incomplet definite, fapt de care va trebui s inem

seama n procesul de minimizare.Se completeaz diagramele Veitch-Karnaugh ale celor 7funcii de ieire, figura 2.19, i se alege minimizarea de tipconjunctiv, deoarece din analiza diagramelor se constat clocaiile care conin 0 logic sunt mai puine.

0 1 2 3 4 5 6 7 8 9

34

00 01 11 10

00

01

11

10

0

0

x xx x

x x

A1A

0

A3A

2

00 01 11 10

00

01

11

10

x

0

x

0

x x

x x

A1A

0

A3A

2

00 01 11 10

00

01

11

10

x x x x

0

x x

A1A0

A3A

2

0

00 01 11 10

00

01

11

10

0 0

x x

A1A0A

3A

2

x x x x

00 01 11 10

00

01

11

10

x x x x

0 0

x x

A1A

0

A3A

2

0 00

00 01 11 10

00

01

11

10

x x x x

x x

A1A

0

A3A

20 00


35/70

(a) (b)

(c) (d)

(e) (f)

Figura 2.19 Diagramele VK corespunztoare celor 7 segmente

Figura 2.19 (g)

Diagramele VK corespunztoare celor 7 segmente (continuare)

35

00 01 11 10

00

01

11

10

x x x x

x x

A1A

0

A3A

2

0

0 0


36/70

Observaie: Locaiile libere din diagramele VK sunt cele n care nmod normal ar fi trebuit nscris valoarea logic 1. Din motive desimplitate a desenului i uurin a gruprilor, locaiile respectiveau fost lsate libere.

Figura 2.20 Schema sintetizat a decodificatorului BCD 7segmente

Expresiile formelor minimale conjunctive sunt:

( (( ) ( );0A1A2A0A1A2AFMCb

;0A1A2A0A1A2A3AFMCa

++++=

+++++=(2.23)

( ) ( ),0A1A2A1A2A3AFMCg ++++=

36

A3

A2

A1 A0

aFMC

bFMC

gFMC

3A 2A

1A


37/70

iar implementarea lor conduce la schema codificatorului BCD 7segmente din figura 2.20.

2.3 Ordinea ndeplinirii lucrrii:

1. De proiectat un decodificator specializat pentru indicatorul cuapte segmente ce decodific toate combinaiile codului de intrare,conform variantei din tabelul 2,16:

Tabelul 2.16 Variante pentru proiectare.Varianta Ieirile

decodificatoruluin baza

elementelorlogice

Numrul deintrri ale

elementelor

logice

1 directeI, NU,

SAU2

2 inverse I, NU 33 directe SAU, NU 44 inverse SAU-NU 25 directe SAU-NU 3

6 inverse I, NU,SAU

4

7 directe I, NU 28 inverse SAU, NU 39 directe SAU-NU 410 inverse SAU-NU 2

Se recomand urmtoarea ordine de proiectare:a) principiul de funcionare a dispozitivului se aduce n forma

tabelului de adevr;b) se obin funciile minimizate pentru fiecare ieire a

dispozitivului cu ajutorul diagramelor Karnaugh;c) funciile obinute se trec n baza de elemente indicat;d) se alctuiete circuitul format din elemente logice i DNC

tipice n programa Circuit Maker.37


38/70

1. Se va realiza darea de seam conform rezultatelor obinute.

2.4 ntrebri de control:

1. Specificai tabelele de adevr i principiile de funcionareale DDC tipice;

2. Desenai circuitele logice ale DDC tipice;3. Explicai etapele de proiectare ale DDC specializate;4. Principiul de funcionare al decodificatorului BCD 7

segmente;5. Explicai rezultatele obinute n urma proiectrii BCD 7

segmente;

2.5 Bibliografie1. Anatol Alexei Cursul de prelegeri Electronica digital,

sub form de manuscris;2. Gheorge Toace, Dan Nicula Electronica digital,

Editura tehnic, Bucureti, 2005;3. John Wakerly Circuite digitale: principii i practice

folosite n proiectare, Teora, Bucureti, 2002;4. Mihaela Lupea, Andreea Mihi Logici clasice i circuitelogice Editura albastr, Cluj-Napoca, 2008;

5. I. Spnulescu, S. Spnulescu Circuite integrale digitale isisteme cu microprocesoare Editura Victor, Bucureti,1996.

38


39/70

Lucrare de laborator nr.3Dispozitive digitale secveniale

CIRCUITE BISTABILE

3.1Scopul lucrrii:Cunoaterea modului de funcionare i a configuraiei

bistabililor, frecvent utilizate n circuite logice secveniale.

3.2 Noiuni teoretice:

Bistabile - prezint cele mai simple DDS pentrumemorizarea unui semnal binar prin intermediul instalrii lui nuna din dou stri posibile stabile.

Reprezentarea funcional a unui bistabil este dat nfigura 3.1.

Figura 3.1 Reprezentarea funcional a unui bistabil.

Un bistabil permite de a memoriza informaia n volum de

un bit. Este reprezentantul clasei de circuite basculante, care suntnite circuite ce conin reacii pozitive.

39

X1

.

.

.X

nT

(TT)QQQ

intrri

funcionale

ieireadirect

ieireainvers

Y

1

Y

2

regim normalde funcionare


40/70


41/70

b.2. cu intrare C inversn figura 3.3 sunt reprezentate tipurile de intrri de

sincronizare.

Figura 3.3 Tipurile de intrri de sincronizare

Dup tipul intrrilor funcionale:a) Bistabile cu intrri directe.b) Bistabile cu intrri inverse.

Dup structura intern:a) Bistabile cu o treapt conin un singur bistabil elementar.b) Bistabile cu dou trepte de tip master-slave conin

dou bistabile elementare : prima treapt-conductoare, adoua treapt condus.

3.2.1.Circuite basculante bistabile SR

Circuitele basculante bistabile SR (CBB-SR) se obin prinintroducerea unei reacii ntr-un sistem elementar de ordin zero.Sistemul astfel obinut este de ordin 1.

CBB-SR pot fi realizate n varianta asincron, sincron sau"master-slave" (stpn-sclav).

41

C Bistabil sincron, staticC-

direct

CBistabil sincron, staticC

-

invers

CBistabil sincron, dinamicC

-direct

C

Bistabil sincron, static

C-inversi


42/70


43/70

Expresia ieirii Q a circuitului poate fi obinut din figura3.4, astfel:

nnnnnn1n QRSQRSQ +=

++=+ . (3.1)

Eliminnd negaia n ambii membri ai relaiei 3.1,obinem:nnn1n QRSQ +=+ . (3.2)

Un alt mod de a obine expresia 3.2 l reprezint utilizareadiagramei VK din Figura 3.5, n locaiile creia au fost trecutevalorile logice ale lui Qn+1.

Completarea locaiilor diagramei s-a fcut innd seama detabelul de tranziie, tabelul 3.1, astfel:

Figura 3.5 Diagrama VK pentru CBB-SR asincron - variantaNOR

- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului detranziie), deci valorile logice ale lui Qn se trec n coloana SnRn =00 a diagramei VK;

- pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qni locaiile din coloana a doua (a patra) a diagramei VK se

completeaz cu 0(1).- pentru SnRn=11, ieirile celor dou pori sunt forate

simultan n 0 logic, deci s-ar ajunge la situaia inadmisibil ncare:

0QQ 1n1n == ++ . (2.3)

Din acest motiv combinaia de intrare SnRn=11 este interzis

(de obicei prin logic suplimentar) iar n locaiile43

0 0 x 1

1 0 x 11

0

00 01 11 10QnS

nR

n

Snn


44/70

corespunztoare ale tabelul 3.1 i diagramei VK din Figura 3.5,se pune semnul "x", specific locaiilor n care funcia estenedefinit.

n urma minimizrii, se obine relaia 3.2.

Denumirile S (SET) i R (RESET) ale intrrilor latch-uluiSR asincron provin din limba englez i au semnificaiile:nscriere, respectivtergere.

ntr-adevr, observm c pentru SnRn=10, intrarea denscriere Sn este activat i n memoria elementar se nscrie 1logic, deci Qn+1=1.

Similar, pentru SnRn=01, intrarea de tergere Rn este activati memoria este tears: Qn+1=0.

Relaia 3.2 se verific cu uurin pentru primele 3 linii aletabelul 3.1.

Circuitul basculant bistabil SR asincron realizat cuNAND-uri

Schema circuitului basculant bistabil SR asincron realizat cu

NAND-uri este prezentat n Figura 3.6, iar tabelul de tranziieeste tabelul 3.2.

a) schema logic b) schema bloc

Figura 3.6CBB-SR asincron, varianta NAND

Tabelul 3.2 Tabel de tranziie al CBB-SR asincron, varianta

NAND44

Q

S R

P

1P

2

Q

Q


45/70

Sn

Rn

Qn+11 1 Qn1 0 00 1 10 0 x

Dup schema logic din Figura 3.6 putem scrie:

nnnnnn1n QRSQRSQ +=

=+ , (3.4)

relaie identic cu rel. 3.2, obinut n cazul circuitului basculant

bistabil SR realizat cu NOR-uri.Aceeai relaie se obine i n urma minimizrii funcieilogice Qn+1 cu ajutorul diagramei VK din Figura 3.7.

Figura 3.7 Diagrama VK pentru CBB-SR asincron, variantaNAND

Indiferent de varianta de implementare adoptat, CBB-SRasincron prezint urmtoarele deficiene:- aceleai semnale care indic modul cum (n care) trebuie

s se fac nscrierea, dicteaz i momentul cndtrebuie s aib locaceasta;

- pentru anumite tranziii ale intrrilor circuitului, stareaieirilor este imprevizibil.

45

nnRS

x 1 0 0

x 1 1 01

0

00 01 11 10Qn

Sn nn

QR


46/70

Exemplu: Tranziia 1100 a intrrilor, poate aduce ieirileQ, ale CBB din figura 3.6 n oricare din cele dou striposibile. Astfel, pentru SnRn=11, ambele ieiri vor fi forate n 0,Q= =0, validnd prin intermediul legturilor de reacie porile P1,

P2. Aplicnd acum SnRn=00 i admind c poarta P1 este mairapid, se va obine un 1 logic la ieirea , ceea ce determin -prin reacie - un 0 logic la ieirea Q. Evident, dac aplicmaceeai supoziie pentru poarta P2, valorile logice ale ieirilor seinverseaz.

3.2.1.2Circuitul basculant bistabil SR sincron

Circuitul basculant bistabil SR sincron se obine din celasincron prin adugarea a dou pori, 3 i 4, validabile de unimpuls de tact (Figura 3.8 i 3.9).

Funcionarea celor dou CBB-SR sincrone fiind similar, nevom limita la explicarea funcionrii circuitului din Figura 3.6 a.

Observm c pentru 1CLK= , porile 3 i 4 sunt inhibate iorice modificare a lui S i R nu va afecta CBB-ul SR asincron

format din porile 1 i 2. ntr-adevr, pentru 1CLK= , intrrileacestuia vor fi SnRn=00 i, conform primei linii din tabelul 3.1,Qn+1=Qn i ieirile vor rmne neschimbate.

Cnd 0CLK= , porile 3 i 4 vor fi validate i intrrile S R ,transformate n SR, vor avea acces la intrrile CBB-SR asincron,acionnd conform tabelul 3.1.

Pentru o funcionare sincron a circuitului este necesar ca

0CLK= , care dicteaz cnd s se execute comenzile date deintrrile S R , s apar numai dup ce acestea s-au stabilizat.Modificarea lui S R n intervalul de timp n care porile de intrare3 i 4 sunt deschise, conduce la o funcionare asincron acircuitului. Din acest motiv, sunt necesare condiii restrictivepentru relaia de timp dintre CLK i S R .

46

Q

Q

Q


47/70


Figura 3.8 CBB-SR sincron, varianta NOR


Figura 3.9 CBB-SR sincron, varianta NANDCircuitul din Figura 3.8 funcioneaz similar, impulsul de

tact fiind de aceast dat activ pe palierul superior (1 logic) alimpulsului de tact.

47

3 4

CLKS

1 2

S R

R

Q

Q

Q

S CLK R

Q

QQ

CLK

1

4

2

3

S R

RS


48/70

3.2.1.3Circuitul basculant bistabil SR Master-Slave

Dup cum reiese din Figura 3.10, circuitul basculantbistabil SR Master-Slave reprezint o extensie serie a bistabilului

SR sincron implementat cu NAND-uri (v. Figura 3.9). Schemalogic este prezentat n Figura 3.11 a), iar diagrameleimpulsurilor CLK i CLK - n Figura 3.11 b) i c).

Figura 3.10 CBB-SR-MS - Schema bloc

Funcionaren intervalul (1)-(2), v. diagramele b i c din Figura 3.9,

porile de intrare (3M, 4M) i de transfer (3S, 4S) sunt blocate, iarMASTER-ul este izolat att de intrri ct i de SLAVE.

n intervalul (2)-(3), CLK=1 i porile 3M, 4M suntvalidate, iar informaia se nscrie n MASTER; porile 3S, 4S fiindblocate ( 0CLK= ), bistabilul SLAVE este n continuare izolat fade MASTER.

n intervalul (3)-(4) se repet situaia din intervalul (1)-(2)cnd MASTER-ul era izolat att de intrri ct i de SLAVE.

48

SM

RM

MQM

SS

RS

SQ

S

S RCLK

Q

Q


49/70

n sfrit, dup momentul (4), porile 3M, 4M sunt blocate(MASTER-ul izolat fa de intrri) iar porile 3S, 4S sunt validatei informaia din MASTER se transfer n SLAVE.

Concluzionnd, nscrierea informaiei n MASTER are loc

nainte de momentul (3) (posibil chiar pe frontul descresctor alCLK), iar transferul ei n SLAVE (i deci la ieire) are loc dupmomentul (4) (deci pe acelai front descresctor al CLK).

a)

49

Q

CLK

1M

4M

2M

3M

RS

1S

4S

2S

3S

QCLK

Poriintrare

CBB-SRMASTER

asincron

CBB-SRMASTE

Rsincron

Poritransfer

CBB-SRSLAVEasincron

CBB-SR

SLAVEsincron


50/70

Figura 3.11 CBB-SR-MS: a) schem; b), c) diagrame

Prin urmare, pentru nscrierea fr erori a informaiei nCBB-SR-MS, este necesar ca aceasta s rmn stabil la intrareun interval de timp n jurul intervalului (3)-(4).

Dei realizeaz o mult mai bun separaie ntre cnd i

cum trebuie s se modifice informaia memorat, CBB-SR-MS nuelimin dezavantajul reprezentat de posibilitatea apariieitranziiilor nedeterminate (v. tabelul 3.1 i 3.2).

Evident, se pot construi CBB-SR-MS care s comute petranziia pozitiv a impulsului de tact.

3.2.2 Circuite basculante bistabile de tip D

Circuitele basculante bistabile de tip D pot fi realizate nvarianta asincron, sincron i Master-Slave.

3.2.2.1 Circuitul basculant bistabil de tip D asincron

Circuitul basculant bistabil de tip D asincron, Figura 3.12,se obine dintr-un CBB-SR asincron (Figura 3.4, tabelul 3.1 sau

50

CLK

"0"

"0"

"1"

"1"

b)

c)

(1)

(2)

(3)

(4)

(2

)

(1)

(3

)

(4)

CLK

t

t


51/70

Figura 3.6, tabelul 3.2), prin ataarea unui inversor n scopuleliminrii strilor nedeterminate.

Figura 3.12 Circuitul basculant bistabil de tip D asincron

Datorit inversorului, din tabelul 3.1 rmn numai liniile 2i 3 pentru care nnn RSD == , obinndu-se tabelul 3.3.

Tabelul 3.3 Tabelul de tranziie al CBB de tip D

Deoarece repet practic instantaneu la ieire ceea ce i seaplic la intrare (v. tabelul 3.3), circuitul nu prezint interespractic.

3.2.2.2 Circuitul basculant bistabil de tip D sincron

nnn

RSD = Qn Qn+1

1 x 10 x 0

51

S R

Q

D


52/70

Variantele de CBB tip D sincron perezentate n Figura 3.13i 3.14 au fost obinute prin ataarea cte unui inversor circuitelorbasculante bistabile SR sincrone din Figura 3.8 i 3.9.

a) modul de obinere b) schema blocFigura 3.13 CBB-D sincron comandat de palierul inferior al

CLK

a) modul de obinere b) schema bloc

Figura 3.14 CBB-D sincron comandat de palierul superior alCLK

52

CLK

Q

D

Q

CLK

D CLK

Q

S R

Q

D


53/70


54/70

Autorizare 1 0 0 1date 1 1 1 0

Blocare date 0 x Qn nQ

Bistabilul de tip D sincron are numeroase aplicaii practice,dintre care amintim: latch-ul adresabil, memoria RAM, etc.

3.2.3 Circuite basculante bistabile de tip T

Circuitul basculant bistabil de tip T se obine dintr-unbistabil D prin introducerea unei reacii suplimentare ieire-intrare, aplicat prin intermediul unui circuit logic combinaional

elementar, Figura 3.16.

a) modul de obinere b) schema bloc

Figura 3.16 Circuitul basculant bistabil de tip T sincron

Tabelul 3.5 Tabelul de tranziie al circuitului basculant bistabilde tip T

Tn Qn+10 Qn1 nQ

54

CLK D

Q

T

Q

CLK T

Q


55/70

Din tabelul de tranziie, tabelul 3.5, se poate deduceexpresia funciei de ieire;

TQTQTQQ nnnnn1n =+=+ . (3.5)

Bistabilul T din Figura 2.20 nu ndeplinete funcia dememorie propiu-zis (cum este cazul bistabilelor SR i D), avndun comportament definit att de intrare ct i de starea n care seafl. El este cel mai simplu sistem automat i este utilizat, spreexemplu, la construirea numrtoarelor asincrone.

3.2.4 Circuite basculante bistabile de tip JKReamintim faptul c bistabilul D a aprut ca urmare a

necesitii de a nltura tranziiile nedeterminate ale bistabilelorSR. Acelai efect de eliminare a tranziiilornedeterminate se poate obine prin introducerea de reaciisuplimentare n structurile SR.

3.2.4.1 Circuitul basculant bistabil JK asincron

Bistabilul JK asincron, Figura 3.17, poate fi obinut dinbistabilul SR asincron prin introducerea unei reacii.

55

Q

Q

J K

S R


56/70


57/70

Figura 3.18 Schema circuitului basculant bistabil JK sincron

Tabelul 3.7 Tabelul de tranziie al circuitului basculant bistabilJK sincron

Jn Kn CLK Qn+1

0 0 01 Qn Funcionaresincron

1 0 01 10 1 01 01 1 01 nQx x 0 Qn Circuit

blocat01 0 1 1 Funcionare

asincron0 01 1 0

Se observ c prin legarea mpreun a intrrilor J i K seobine un bistabil de tip T care, pentru Jn=Kn=Tn=1, basculeazdintr-o stare n alta la comanda impulsului de CLK.

1.2 Ordinea de ndeplinire a lucrrii de laborator1. Se va realiza schemele logice ale bistabililor SR asincrone i

sincrone i se va testa tabelele de adevr;2. Se va realiza schema logic a bistabilului D i se testeaz

tabelul de adevr;3. Se va realiza schema logic a bistabilului JK sincron i se va

verifica funcionarea circuitului dup tabelul de adevr ntimp, stabilind condiiile logice pe J i K i aplicnd impulsuride tact;

57


58/70

4. Se va realiza schema logic a bistabilului Ti se va verificafuncionarea circuitului dup tabelul de adevr;

5. Circuitele logice vor fi realizate n programa Circuit Maker;6. Se va realiza darea de seam cu includerea rezultatelor

obinute.

1.3 ntrebri de control1. Clasificarea i destina ia bistabililor;2. Schemele logice i principiile de funcionare ale bistabililor;3. Tabelele de adevr ale bistabililor;4. Realizarea altor bistabili n baza bistabililor JK.

1.4 Bibliografie1. Anatol Alexei Cursul de prelegeri Electronica digital, sub

form de manuscris;2. Gheorge Toace, Dan Nicula Electronica digital, Editura

tehnic, Bucureti, 2005;3. John Wakerly Circuite digitale: principii i practice folosite

n proiectare, Teora, Bucureti, 2002;

4. Mihaela Lupea, Andreea Mihi Logici clasice i circuitelogice Editura albastr, Cluj-Napoca, 2008;5. I. Spnulescu, S. Spnulescu Circuite integrale digitale i

sisteme cu microprocesoare Editura Victor, Bucureti, 1996.

58


59/70

Lucrare de laborator nr.4Numrtoare de impulsuri

4.1 Scopul lucrrii:

Studierea numrtoarelor i nsuirea metodelor deanaliz i sintez a circuite logice secveniale.

4.2 Noiuni teoretice:Numrtoarele sunt circuite logice secveniale care

nregistreaz numrul de impulsuri aplicate la intrare. Ele serealizeaz prin asocierea circuitelor basculante bistabile, avnd rolde celule de memorie binar, cu circuite logice combinaionale,care determin modul corect n care urmeaz ca numrtorul s-ischimbe starea la fiecare nou impuls aplicat la intrare.

4.2.1 ClasificareClasificarea numrtoarelor se face dup anumite criterii:

1. modul de funcionare (comutare a bistabililor):a) asincrone celulele de memorie din care este

construit numrtorul nu comut simultan ci aleator;b) sincrone celulele de memorie din care esteconstruit numrtorul comut simultan sub aciuneaunui impuls de tact aplicat simultan tuturor celulelor.

2. modul de modificare a strilor(coninutului):a) directe i cresc coninutul cu o unitate la fiecare

impuls aplicat la intrare;b) inverse coninutul scade cu o unitate la fiecare

impuls aplicat la intrare;c) reversibile numr direct sau invers, n funcie de o

comand aplicat din exterior.

3. dup modulul de numrare:a) numrtoare cu modul fix de numrareb) numrtoare programabile modul de numrare poate fi

schimbat59


60/70

Mn 2n-1, (4.1)

n numrul de bistabili;

Cn=2n-1, (4.2)

Cn - capacitatea numrtorului.

4. dup structura numrtorului:a) numrtoare cu structur regulat (clasic):

Mn = 2n-1; (4.3)b) numrtoare cu structura neregulat conine legturiarbitrare ntre bistabile,

Mn < 2n-1; (4.4)

5. dup forma reprezentrii rezultatului:a) numrtor cu ieiri paralele are anumit numr de ieiri lacare avem codul paralel;b) numrtoare cu ieire n faz au 1 sau 2 ieiri lacare se obine un impuls ce coincide n faz cu un anumitnumr din impulsurile de intrare;c) numrtoare cu ieiri combinate conin ieiri paralele i

ieiri n faz.4.2.2 Numrtor binar asincron direct

Tabelul de adevr al numrtorului direct este prezentat ntabelul 4.1 a). Schema logic a numrtorului este realizat princonectarea n cascad a bistabililor de tip JK n configuraie debistabili de tip T, Figura 4.1.

Figura 4.1 Numrtor asincron direct

CKin

Q2

1

J

K

CK

R

Q

Q

CBB2

Q3

1

J

K

CK

R

Q

Q

CBB3

Q1

1

J

K

CK

R

Q

Q

CBB1

Reset

Q0

1

J

K

CK

R

Q

Q

CBB0

60


61/70

Q0, Q1, Q2, Q3 ieirile numrtorului, ne dau starea lui la unmoment dat.R este semnalul de Reset, folosit pentru aducerea numrtorului n

starea iniial, la 0000.Intrrile bistabililor JK sunt toate legate la 1 logic, deci

bistabilii vor comuta la fiecare impuls de tact.Tact exterior se aplic doar pe intrarea primului bistabil.Formele de und pentru numrtorul binar asincron direct

sunt prezentate n Figura 4.2.

Figura 4.2 Diagrama n timp pentru numrtorul specialasincron direct

Numrtorul este modulo 15, numrnd direct n binar, de la 0000la 1111. El basculeaz pe fronturile descresctoare aleimpulsurilor de tact.

Dezavantajul numrtorului asincron este c timpul de

comutare, n cel mai defavorabil caz, este egal cu suma timpilorde comutare a tuturor bistabililor care l compun. Avantajul luiconst n simplitatea schemei, realizat doar cu bistabile, prininterconectri directe.

Tabelul 4.1 Tabelele de adevr ale numrtoarelora) Numrtor direct b) Numrtor invers

Nr. Q0 Q1 Q2 Q3 Nr. Q0 Q1 Q2 Q3

0 0 0 0 0 0 1 1 1 1

CKin

Q0

Q1

Q2

Q3

00000

00102

00113

01004

01015

01106

01117

10008

10019

101010

101111

110012

110113

111014

111115

000016

00011

61


62/70

1 1 0 0 0 1 0 1 1 12 0 1 0 0 2 1 0 1 13 1 1 0 0 3 0 0 1 14 0 0 1 0 4 1 1 0 15 1 0 1 0 5 0 1 0 16 0 1 1 0 6 1 0 0 17 1 1 1 0 7 0 0 0 18 0 0 0 1 8 1 1 1 09 1 0 0 1 9 0 1 1 0

10 0 1 0 1 10 1 0 1 011 1 1 0 1 11 0 0 1 012 0 0 1 1 12 1 1 0 013 1 0 1 1 13 0 1 0 0

14 0 1 1 1 14 1 0 0 015 1 1 1 1 15 0 0 0 0

4.2.3 Numrtor binar asincron inversSchema logic a numrtorului este prezentat n Figura 4.3.

Figura 4.3 Numrtor asincron invers

Numrtorul este modulo 7, numrnd invers n binar, de la 111 la000. El basculeaz pe fronturile descresctoare ale impulsurilor detact conform diagramelor n timp prezentate n Figura4.4.

CKin

Q2

Q1

1

J

K

CK

R

Q

Q

CBB1

Reset

Q0

1

J

K

CK

R

Q

Q

CBB21

J

K

CK

R

Q

Q

CBB0

62


63/70

Figura 4.4 Diagrama n timp pentru numrtorul asincron invers

4.2.4 Numrtor binar asincron reversibilNumrtorul reversibil (figura 4.5) poate efectua att

operaia de numrare n sens direct (n sus) ct i n sens invers(n jos). Bistabilii folosii sunt de tip T realizate din JK sau D-

MS.Determinarea sensului de numrare se stabilete printr-o

linie suplimentara de sens notata de obicei U/nD (UP/nDOWN).Comutarea are loc cu ajutorul multiplexorului, care poate firealizat dup figura 4.6.- daca U/nD = 1 se conecteaz Qk la Ck+1, numrare n sensdirect;

- daca U/nD = 0 se conecteaz kQ la Ck+1, numrare n sensinvers.

Figura 4.5 Numrtor asincron reversibil

63


64/70

Figura 4.6Variante de realizare a multiplexorului 2:1

4.2.5 Numrtor binar sincron serie i paralelRealizarea numrtoarelor de tip sincron are ca scop

creterea vitezei de comutare a numrtorului n ansamblu.Funcionarea acestor numrtoare este sincron, bistabilii,

de tip JK, avnd intrrile de CLK legate mpreun. Pe bazatabelului de adevr se obine logica combinaional suplimentar,care asigur funcionarea corect a numrtorului.

Schema logic pentru numrtorul binar sincron serieeste n Figura 4.7:

Figura 4.7Numrtor sincron serie

Intrrile J i K ale primului bistabil sunt legate la 1 logic i vorcomuta bistabilul la fiecare tact (conform tabelului de adevr). Aldoilea bistabil comut doar din 2 n 2 impulsuri de tact, adic

atunci cnd Q0 trece din 1 n 0, deci pot fi legate la ieirea

Reset

Q3Q2Q1Q0

CKin

CBB1

CBB0

CBB2

R

K

CK

1

J Q

CBB3

QK

CK

J Q

QK

CK

J Q

QK

CK

J Q

Q

RRR

64


65/70

primului bistabil. Al treilea bistabil basculeaz din 4 n 4impulsuri i va fi comandat de funcia I ntre ieirile Q1 Q0, iaral patrulea bistabil comut din 8 n 8 impulsuri i va fi comandatde funcia I ntre ieirile Q2 Q1 Q0. n cazul numrtoruluibinar sincron de tip serie porile logice de tip I utilizate vor fitoate cu 2 intrri, ca n schema logic anterioar.

Pentru mrirea vitezei de rspuns a numrtorului se vorfolosi pori logice de tip I cu numrul de intrri necesar funcieiI implementate, ca n Figura 4.8, corespunztoare unuinumrtor binar sincron paralel.

Figura 4.8 Numrtor sincron paralelTimpul de comutare al numrtorului binar sincron paralel estemai mic dect la cel serie, dar exist pori de tip I cu un numrmai mare de intrri.

4.2.6 Numrtor binar sincron reversibilPentru realizarea reversibilitii numrtorului binar

sincron se folosesc 2 intrri suplimentare, Count-Up (numrdirect) i Count-Down (numr invers). Aceste numrtoare voravea i ieiri pentru transport (Carry) i mprumut (Borrow), carevor permite legarea n cascad a numrtoarelor (Figura 4.9).

Reset

Q3Q2Q1

Q0

CKin

CBB1CBB0 CBB2

R

K

CK

1

J Q

CBB3

QK

CK

J Q

QK

CK

J Q

QK

CK

J Q

Q

RRR

65


66/70

Figura 4.9 Numrtor sincron reversibil

4.2.7 Sinteza numrtoarelor modulo pPentru a face sinteza unui numrtor cu p

2n-1 trebuie

determinat numrul minim de celule de memorie binar necesare.Relaia folosit este: 2n-1 p. Celulele de memorie seinterconecteaz apoi astfel nct s se omit ((2n-1) p) stri. Dinacest motiv exist mai multe variante posibile pentruinterconectare, deci i pentru sinteza numrtorului.Exemplu: Sinteza unui numrtor modulo 5.

Pentru 2n-1 5 obinem n = 3, deci vom avea 3 celule de

memorie pentru numrtor. Numrul strilor omise va fi:23 5 = 8 5 = 3.Folosim pentru realizarea numrtorului bistabili de tip JK

sincroni dinamic. Se construiete un tabel cu strile actualeale numrtorului, cu strile urmtoare i cu condiionrileintrrilor JK ale celor 3 bistabili folosii pentru sintez Tabelul4.4. Completarea tabelului se face pe baza tabelului de adevr(Tabelul 4.2) i tabelului tranziiilor (Tabelul 4.3) bistabilului JKsincron.

Diagramele Karnaugh pentru cele 6 intrri ale bistabililor(Tabelul 4.5) ne permit determinarea funciilor pentru intrri (4.5).Strile omise se consider indiferente.

66

Tabelul 4.2 Tabelul deadevr al bistabilului JK

Tabelul 4.3 Tabelultranziiilor al bistabilului

JK


67/70

Tabelul 4.4 Tabelul strilor i condiionrilor

Tabelul 4.5 Diagramele Karnaugh

Nr tn tn+1 Condiionrile intrrilorQ2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0

0 0 0 0 0 0 1 0 x 0 x 1 x1 0 0 1 0 1 0 0 x 1 x x 12 0 1 0 0 1 1 0 x x 0 1 x

3 0 1 1 1 0 0 1 x x 1 x 14 1 0 0 1 0 1 x 0 0 x 1 x5 1 0 1 0 0 0 x 1 0 x x 1

J2 K2 J1 K1 J0 K0Q0

Q2Q10 1 0 1 0 1 0 1 0 1 0 1

00 0 0 x x 0 1 x x 1 x x 101 0 1 x x x x 0 1 1 x x 111 x x x x x x x x 1 x x 110 x x 0 1 0 0 x x 1 x x 1

(4.5)

67

J K Qt Qt+10 0 0

101

0 1 0

1

0

01 0 0

111

1 1 01

10

Qt Qt+1 J K0 0 0 X0 1 1 X1 0 X 11 1 X 0


68/70

Schema logic pentru numrtorul modulo 5 este prezentat nFigura 4.10:

Figura 4.10 Numrtor proiectat

4.3 Ordinea ndeplinirii lucrrii

De proiectat un numrtor cu modulul de numrare conformvariantei din Tabelul 4.6:

Se recomand urmtoarea ordine de ndeplinire:1. Se determin numrul bistabililor pentru realizareanumrtorului reieind din valoarea C.2. Se alctuiete tabela strilor numrtorului.3. Pentru bistabilul dat prezentm tabelul strilor.

4. Pe baza tabelului de mai sus alctuim nc un tabel care vadetermina semnalele necesare pentru obinerea tuturortranziiilor.

5. Utiliznd tabelul tranziiilor completm tabelul intrrilor.6. Alctuim funciile logice pentru intrrile bistabililor n

dependen de strile precedente cu ajutorul diagramelorKarnaugh.

7. Trecem funciile logice obinute la baza de elemente logice

cerut, cu ajutorul teoremei De Morgan.

Reset

Q2

Q1

Q0

CKin

CBB1

CBB0

CBB2

R

K

CK

1

1

J Q

QK

CK

J Q

QK

CK

J Q

Q

RR

68


69/70

8. Realizm n programa Circuit Maker schema logic anumrtorului proiectat.

9. Se va realiza darea de seam cu includerea rezultatelorobinute.

Tabelul 4.6 Date pentru proiectareVar. 1 2 3 4 5 6 7 8 9 10

Numr. dir. inv. dir. inv. dir. inv. dir. inv. dir. inv.

C 14 13 12 14 9 12 1 1 10 1 3 14

Bistabil RS JK RS JK RS JK RS JK RS JK

Intr. bist. inv. dir. inv. dir. inv. dir. inv. dir. inv. dir.

Elementelogice

I-NU

I

NU

SAU-

NU

SAU

NU

I-NU

INU

SAU-

NU

SAU

N U

INU

SAU

NU

Num. intr. 2 3 4 2 3 4 2 3 4 2

4.4 ntrebri de control

1. Clasificarea numrtoarelor binare;2. Principiile de funcionare ale numrtoarelor binare;3. Explicai diagramele n timp ale numrtoarelor binare directe

i inverse;4. Explicai etapele de proiectare;5. Demonstrai funcionalitatea numrtorului proiectat;

4.5 Bibliografie

1. Anatol Alexei Cursul de prelegeri Electronica digital, subform de manuscris;

2. Gheorge Toace, Dan Nicula Electronica digital, Edituratehnic, Bucureti, 2005;

3. John Wakerly Circuite digitale: principii i practice folosite

n proiectare, Teora, Bucureti, 2002;69


70/70

4. Mihaela Lupea, Andreea Mihi Logici clasice i circuitelogice Editura albastr, Cluj-Napoca, 2008;

5. I. Spnulescu, S. Spnulescu Circuite integrale digitale isisteme cu microprocesoare Editura Victor, Bucureti, 1996.

Indrumar Electronica digitala 3.doc

Documents

Transcript of Indrumar Electronica digitala 3.doc