3-1

Chapter 3. Device Fabrication Technology

v Chapter Objectives

l device 가 반도체로 부터 어떻게 만들어 지는가를 설명

l lithography, etching, ion implantation, diffusion, depositing thin filml metal interconnection

l integrated circuits(IC)• IC가 적용되는 분야 : consumer electronics, auto mobile, medical

equipment, industrial electronics• intergrated semiconductor company : design과 fabrication

fabless design company : only design the circuit foundry : fabrication

• LSI (large-scale integration, transistors on a chip) VLSI (very large-scale integration, tr, on a chip) ULSI (ultra-large-scale integration) GSI (giga-scale integration)

410610

3-2

3.1. Introduction to Device Fabtication

l Fig. 3.3Figure 3.1 Some basic steps in the silicon device fabrication process: (a) oxidation of silicon; (b) selective oxide removal; (c) introduction of dopant atoms; and (d) diffusion of dopant atoms into silicon.

l 의 용도 : ① insulator in a number of device structures ② barrier to diffusion or implantation during device fabrication

l oxidizing specied diffuses through the existing oxide and reacts at the -interface to form more

l dry oxidation : thin oxide film wet oxidation : faster rate. thicker oxides

l horizontal furnace vertical furnace

3-3

3.2. oxidation of Silicon

2SiOSi2SiO

oxidationt we22oxidationdry

222

22

HSiOOHSiSiOOSi

+®+®+ (3.2.1a)

(3.2.1b)

l planar technology ; step-by-step and layer-upon-layer method of making circuits on a wafer substrate 장점 : 각 제조 단계가 전체 silicon wafer에 적용. 그러므로 높은 정밀도로써 복잡한 IC를 만들고 상호 연결하여 동시에 많은 IC chip을 제조. device와 metal interconnection의 size를 줄여서 wafer당 그리고 chip당 보다 낮은 비용이 든다.

2SiO

l Fig. 3.3

l oxidation temperature : 900~1200℃l 성장되는 oxide 의 두께는 furnace temperature, oxidation time, ambient gas, Si

surface orientation 에 의존한다.

Figure 3.3 Schematic drawing of an oxidation system.

3-4

l Fig. 3.4

l IC 제조에 사용되는 wafer는 (100)면

• interface trap density 가 낮다.

• electron surface mobility 가 높다.

Figure 3.4 The SiO2 thickness formed on (100) silicon surfaces as a function of time. (From [2]. Reprinted by permission of Pearson Education, Inc., Upper Saddle River, NJ.)

3-5

Figure 3.5 Major steps in the lithography process: (a) application of resist; (b) resist exposure through a mask and an optical reduction system; (c) after development of exposed photoresist; and (d) after oxide etching and resist removal. (After [2]. Reprinted by permission of Pearson Education, Inc., Upper Saddle River, NJ.)

l Fig. 3.5

3-6

• photoresist : ultraviolet(UV)sensitive material• high speed 로 spin coating 으로 thin, uniform coating 한다.• 90℃ short bake 하여 resist의 solvent 를 날린다.

• exposure : uv light 사용. high-precision reduction lens system.• photomask : quartz photo plate containing the patterns• negative resist : 빛을 받은 부분이 polymerized. solvent 에

잘 녹지 않는다.

• positive resist : 빛이 exposure 된 부분의 안정제(stalilizer) 가 깨어져서, developer 에 의해 녹아난다.

• oxide removal(etching) : buffered hydrofluoric(HF)• resist strip : photoresist 를 제거

• chemical solution, oxygen plasma 에서 oxidizing 혹은 burning• asher 라고 불리는 uv ozone system 에서 oxidizing

3-7

• lithography resolution = . k=lense system에 의존(3.3.1)사용하는 빛의 파장이 짧을수록 resolution limit을 줄일 수 있다.

248 과 193nm(deep uv) 의 laser light source 가 많이 사용됨

• lithography field : best optical resolution 을 얻기 위하여 exposed 되는

조그마한 area(약 )• stepper(step-and-repeat하는 장비)전체 wafer 가 expose 될 때 까지 반복

• opc(optical proximity correction)• phase-shift photo mask

lk

210cm

3-8

3.3.1 wet lithography

Figure 3.6 Schematics of (a) conventional dry lithography and (b) wet or immersion lithography. The wavelength of light source is 193 nm in both cases, but the effective wavelength in (b) is reduced by the refraction index of water, 1.43.

l Fig. 3.6

3-9

qsinnNA =

• wet lithography. 혹은 immersion lithography

medium을 공기대신 물 로 하면 lm이 작아진다.

3.3.2. electron lithographyl optical lithography장점 : high throughput. good resolution. low cost. ease of operation문제점 : deep-submicrometer IC process에서 한계점이 있다.

mask의 가격이 대단히 높다(mask production의 복잡성과 inspection 등이 쉽게 풀리지 않는다).

tor wafer.semiconduc aon filmresist a ofidelity thigh with ed transferrbecan that dimension feature minimum theis Resolution

system. projection a of resolution :lm

NAk l

1lm = aparture numerical:NA

)1n medium( image in the refraction ofindex : =공기n

)43.1( =n

3-10

l E-beam lithography 는 mask 없이 focused e-beam을 resist위에 직접

exposure 한다.

high automated and precisely controlled operation. depth of focusmask 없이 wafer 위에 직접 patterning단점 : low throughput(photo mask 제조용, small numbers of custom circuits.

design verification 등에 사용) multiple electron beam 을 사용하여 exposure rate 를 개선시킬 수 있다.

3.3.3 nanoimprintl electron lithography 를 이용하여 fine patterns 를 만든다.

이 pattern 를 적당한 물질에 transfer(etched) 되어 stamp 를 만든다.

wafer surface 위의 soft coating 에 이 stamp 를 press 하여 fine pattern 의 imprint를 생성시킨다. coating 이 굳게된 뒤에는 원하는 fine pattern 이 복제된다. stamp 는 optical lithography 에서 mask 와 같은 역할을 한다.

3-11

3.4. pattern transfer-etchingl Fig. 3.8Figure 3.8 Comparison between (a) isotropic etching and (b) anisotropic etching.

3-12

• wet etching : isotropic etching. Selectivity(예) 를 HF로 etching

• dry etching : anisotropic etching. 선택성이 나쁘다. end-pointdetector 가

필요 (예)plasma etching 혹은 reactive-ion etching(RIE)l A plasma is a fully or partially ionized gas composed of equal numbers of positive

and negative charges and a different number of un-ionized moleculesplasma is produced when an electric field of sufficient magnitude is applied to a gas, causing the gas to break down and become ionized

2SiO

3-13

l Fig. 3.9

Figure 3.9 (a) A reactive-ion etching chamber and (b) scanning electron microscope view of a 0.16 µm pattern etched in polycrystalline silicon film. Excellent line width control is achieved even though the underlying surface is not flat [3].

3-14

• etching 위한 적당한 gasSi 을 etching 할 경우 : fluorine 이 포함된 plasmaAl 을 etching 할 경우 : chlorine 이 포함된 plasma

• plasma 를 사용한 process 는 plasma process-induced damage 혹 wafercharging damage 가 있을 수 있다.(예. thin oxide 양면에 high voltage 가걸려 oxide 가 breakdown 될 수 있다.)

• antenna effect : 도체의 size 에 damage 의 선택성이 있다.

(예. thin oxide area 가 large conductor 에 연결되어 있을 때)

3.5. dopingl diffusion 과 ion implantation

diffusion : deep junction(e.g., a twin well in CMOS)ion implantation : shallow junction(e.g., a source drain junction of a MOSFET

3-15

l two step diffusionstep 1 : predeposition : constant surface-concentration diffusion.

complementary error function.step 2 : drive-in=constant-total-dopant diffusion.

Gaussian distribution.

step 1 step 2

321 ttt << 321 ttt <<

1t 2t

3t

1t 2t

3t

3-16

3.5.1. Ion implantationl the energetic dopant ions are implanted into the semiconductor by means of an ion

beam.l energy : subkilo electron volt to megaelectronvolt.l ion dose : (threshold voltage adjustment) to

(formation of buried insulating layer)l anneal(heating) : damage removal과 dopant activation(placing the dapant atoms on

lattice sites)을 위하여.

• dopant activation 시켜야 implanted impurities 가 donor와 acceptor 로서

역할을 한다.

l main advantages ; • more precise control and reproducibility of impurity dopings.• lower processing temperature compared with of the diffusion process.

218 ions/cm10212 ions/cm10

3-17

l Fig. 3.11

Figure 3.11 Simplified schematic of an ion implantation system. (After [4].)

3-18

• mass spectrometer :: 입자의 운동은 원운동

원심력과 blance 되어야 함

: dc 전류를 변화시키면 ion species 를 선택

• beam 을 약간 구부림 : 중성입자가 target 에 hit 하는 것을 막는다.l ion distribution

• projected range : ion 이 stop 하기 전 travel 한 평균거리

• projected straggle : staticstical fluctuation in the projected range• lateral straggle : statical fluctuation along an axis

perpenticular to the axid of incidence

)( BvqF ´=

rmvBvq

2

= qvmrr

mvBq 21==

qVmv=

2

2

mqVv 2

=

qmV

rB 21=

)( RD)(R

)( LRD

3-19

• implanted impurity profile = Gaussian 분포함수

: implantation dose. total number of implanted ions per square meter.

l Fig. 3.12

2

2

2)(

exp)(2

)( RRx

i

RNxN D

--

×D

=p

(3.5.1)

iN

Figure 3.12 R and ∆R of implantation of (a) B and (b) As in silicon, versus energy [5].

3-20

l Fig. 3.13

Figure 3.13 Computed implantation profiles of phosphorus assuming a constant dose of 1014/cm2. ([6]. Reprinted by permission of Pearson Education, Inc., Upper Saddle River, NJ.)

3-21

3.5.3. Solid-Source Diffusionl Si 표면에 dopant 를 포함하고 있는 thin film(예. SiGe alloy) 을 coating. dopant

가 Si 안으로 확산

SiGe film 은 wet etching 에 의하여 제거 된다.3.6. dopant diffusionl implantation 혹은 gaseous deposition 에 의하여 dopant 주입 후에 dopant 를 Si

속으로 더 깊게 drive 하기를 원한다.(drive-in process)l Fig. 3.14Figure 3.14 The basic diffusion process.

3-22

• 인 경계선에 있다. 이 구조가 PN junction 이다.

diffusion layer 의 두께를 junction depth 라고 한다.

• Gaussian 분포

: number of dopant per square centimeter.predeposition 에서 결정된다.

da NN =

Dtx

DtNtxN 4exp),(

20 -=p

0N

3-23

l Fig. 3.11

• diffusion rate 는 증가하는 온도와 함께 증가한다.l diffusion 온도 범위 : 900℃ ~ 1200℃

3-24

Figure 3.15 Diffusivity versus 1/T for Sb, As, B, and P in silicon. (From [5].)

※ dopant diffusion and carrier diffusion• dopant diffusivity 는 electron 혹은 hole 과 똑같은 dimension 을 갖는다.

그들의 값은 큰 factor 로서 다르다.

높은 온도에서도, dopant 는 시간당 조금만한 거리를 확산한다.

실온에서 dopant 의 확산계수는 무시할 정도로 작다.

만약 그렇지 않으면 device 를 만들고 나서 시간에 따라 device 의 구조가

달라질 것이다.

※ shallow junction and rapid thermal annealing• high-performance device 는 junction depth 가 얕게 유지되기를 요구한다.

dopant 를 activation 시키기 위하여, ion implantation 이후 crystal damage 를회복시키기 위하여, thermal annealing 이 필요하다.

• furnace annealing : 900℃에서 30분이 필요

• RTP(rapid thermal processing);rapid thermal annealing(RTA) : 1050℃ in 20s.rapid thermal oxidationrapid thermal chemical vapor deposition(CVD)

• flash annealing : RTA를 0.1s annealing. 이와 같은 short annealing.• laser annealing : very short laser pulse 를 사용하여 annealing.

3-25

• transient enhanced diffusion(TED).ion implantation 에 의한 crystal damage 는 보다 낮은 온도에서 그림 3.15에 보여 준 것 보다 dopant diffusivity 를 끌어 올린다.

crystal damage 를 annealing 시킨 짧은 시간 이후에는 diffusion 의enhancement 가 사라진다.

3.7. Thin-Film Depositionl IC 제조동안 silicon nitride, silicondioxide, Si, 그리고 여러 종류의 metal thin

film 이 쌓여진다. 쌓여진 film은 single crystalline 이 아니다.

l three kinds of solid• crystalline, polycrystalline, amorphose

3-26

l Fig. 3.16Figure 3.16 Crystalline material (a) has perfect ordering. Polycrystalline material (b) is made of tiny crystalline grains. (c) Amorphous material has no significant ordering.

3-27

• polycrystalline : 조밀하게 채워진 crystal 조각 혹은 single crystal 의입자들로 만들어진 물질

• grain boundary : crystal 조각 사이 계면

• grain은 10~10,000nm 정도의 크기

• poly crystalline 물질은 기본적으로 single crystalline 물질과같은 성질이다.

• amorphous : atomic or molecular ordering 이 없는 물질

• amorphous 와 polycrystalline Si 에서 carrier mobility 는 single crystal Si 에서 보다 낮다. 그러나 보다 낮은 성능의 transistor 는 amorphous혹은 polycrystalline Si 으로 만들어진다.(예. Flat-pannel computer monitor 그리고 다른 display 등) : thin-film transistor(TFT) 라고 불리워 진다.

• thin-film transistor(TFT) 은 solar cell 에도 역시 사용된다.

3-28

3.7.1. Sputteringl physical vapor deposition ;

evaporation. electron-beam evaporation. sputteringl Fig. 3.17Figure 3.17 Schematic illustration of the sputtering process.

3-29

• chamber 는 처음에 공기가 배출되고, 낮은 입력으로 sputerring gas(예. Ar)로 채워진다. 전극에 전압을 걸면 Ar gas 가 ion 화 되고, plasma 가 발생한다. target 가 substrate 에 비하여 negative potential 이 된다. Ar ion 이 가속되어 sputtering target 를 충돌하여, target 로 부터 atom 이나 molecule 이튀어 나온다. 이를 atom 이나 molecule 이 substrate 에 가서 원하는 thinfilm 으로 형성된다.

• DC power 는 metal 을, RF power 는 insulating film 을 depositing 할 때

공급한다.

• Ti 가 nitrogen 이 포함된 plasma 에서 sputter 되면 TiN film 이 Si wafer위에 deposit 된다.

3.7.2. Chemical Vapor Deposition(CVD)l sputtering 은 방향성이라서 구멍이나 계란의 vertical wall 에 uniform 한 film

을 deposit 할 수가 없다. 즉 step coverage 가 나쁘다.

l CVD 는 더욱 conformal film 을 deposit 할 수 있다.l CVD 에서는 thin film 이 gas-phase component 로부터 형성된다.

3-30

l Fig. 3.18

Figure 3.18 Chemical vapor deposition process.

3-31

••

••

• high-temperature oxide(HTO):high deposition temperature 는 표면에서 입자 움직임을 더욱 조장하여side wall coverage 를 excellent 하게 한다.

• low press 는 better thickeness uniformity, low gas consumption.l Fig. 3.19

• PECVD 에서, plasma 에서 electron 이 energy 를 reaction gas 에 나누어 주어 reaction 을 향상시키고 보다 낮은 deposition temperature 가 되게 한다.

• In situ doping : Si CVD deposition 동안에 dopant specied 를 넣어서

doping. Si film을 heavily doping 시킨다.

24 2HSi(Silane)SiH : Si-poly +®

32243 4NHilane)(dichlorosCl3SiH :NSi +

243 6HHCl6NSi ++®

OH2SiOOSiH :SiO 22242 +®+

OH2ClSiH :SiO etemperatur-High 2222 +

22 2HHCl2SiO ++®

3-32

Figure 3.19 Schematic illustration of (a) an LPCVD system (after [1]) and (b) a PECVD reactor chamber with plasma generated radio-frequency power.

3-33

3.7.3. Epitaxyl Epi(on)+taxis(arrangement)

homoepitaxy : lattice-matched epitaxyheteroepitaxy : lattice-matched epitaxy, stained-layer epitaxy

epitaxial layer 와 기판이 다른 반도체일 때, epitaxial layer 는idealized interfacial structure 가 유지되는 방법에서 성장

되어야 한다.

l 참조 집적회로 공정 Fig. 8.6, Fig. 8.8l epitaxy는 crystalline기판 위에 crystalline layer 를 만든다. film 은 밑에 놓인

crystal 의 연장이다.

3-34

3-35

Figure. 8.6 Schematic illustration of (a) lattice-matched, (b) strained, and (c) relaxed hetero-epitaxial structures. Homoepitaxy is structurally identical to the lattice-matched heteroepitaxy.

3-36

Figure. 8.8 Illustration of the elements and formation of a strained-layer superlattice. Arrows show the direction of the strain.

• superlattice(초격자); 수~수십nm정도의 두께를

지닌 2종 이상의 결정층이 주기적으로 쌓인 결정

구조.

• strained-layer superlattice(SLS)

다른 평형 lattice constants 를 갖는 two

semiconductor가 common in plane lattice

constant b ( )를 갖는 구조로 성장.

충분히 얇은 층에 대하여, lattice mismatch는

layer 들에서 uniform strain 들에 의하여 순응

(accommodate) 된다.

• high-speed 그리고 photonic 응용에 적용.

21 aa >

21 aba >>

l Fig. 3.20• Selective epitaxy(Fig 3-20b) : atom 이 single crystal substrate 위에서만 deposited.

Oxide mask 위에는 net deposition 이 없다.

3-37

Figure 3.20 (a) Epitaxial and (b) selective epitaxial deposition of single crystalline film.

3.8. Interconnect-The Back-End processl metallization : IC 를 build up 하기 위하여 개개의 소자는 metal line 에 의하여

연결되어져야 한다.

l Fig. 3.21Figure 3.21 Schematic drawing of device interconnections: (a) a basic metallization example and (b) a multilevel metallization structure.

3-38

• Si 과 contact 되어야 할 부분에 가 제거 된다. metal film 이 deposited 된다.(일반적으로 sputtering 에 의하여)

• metal(주로 aluminum)은 원하지 않은 부분으로 부터 제거 된다. (lithography and dry etching에 의하여)

• metal interconnect 는 two diffusion region을 연결하는 역할을 수행한다.(Fig. 3.21 a)

• 복잡하고 밀집된 회로를 build up 하기 위하여multilevel metallization 구조를 한다.(Fig. 3.21 b)

• metal 두께 : 수십 분의 1micron 에서 수 micron얇은 interconnection 은 signal 을, 보다 두꺼운 layer 는power line 으로 사용된다.

• intermetal dielectric : metal 의 이웃 layer 와 분리시킨다.

• 이웃 metal layer 사이 electrical connection 은 via 를 통하여 이루어진다.

• metal과 혹은 diffusion영역 사이 접촉저항을 줄이기 위하여 와같은 silicide가 보태어 진다.

+N 2NiSi

2SiO

3-39

+P

• Fig. 3.22

Figure 3.22 An example of a metal interconnect system. (Courtesy of Analytical Laboratory Services, Inc.)

3-40

l electromigration• metal line 에서 electron 의 흐름은 metal atom 들이 crystal grain boundary

혹은 metal/dielectric interface를 따라서 migration 이 일어나게 할 수 있다.

• metal line 에서 void 가 생길수 있고, line resistance 를 증가 시킬 수 있고,

open-circuited 될 수도 있다.

• copper를 Al 에 넣어서 방지한다.(e.g., Al with 0.5% Cu)l cupper

• elelctronmigration raliability 가 우수.• 40% lower resistance than Al.• dry etching 이 어렵다.

• pattern 은 damascene process 에 의하여 define 한다.

• Cu 는 dielectrics 에서 빠르게 확산되므로, TiN 과 같은 barrier material 이Cu deposition 하기 전에 liner 로서 deposited 된다.

• Cu 는 chemical-mechanical polishing(CMP) 에 의하여 제거된다.

3-41

l Fig. 3.23Figure 3.23 Basic steps of forming a copper interconnect line using the damascene process: (a) cover the wafer with a dielectric such as SiO2; (b) etch a trench in the dielectric; (c) deposit a liner film and then deposit Cu; and (d) polish away the excess metal by CMP.

3-42

l : metal layer 사이 dielectric material 로서 사용

l low-k dielectrics : carbon 혹은가 fluorine 이 doped 된• 보다 lower dielectric constant(k)• interconnect 사이 lower capacitance 가 되게 한다.

l 회로에서 capacitance 는 circuit speed 를 slow down 하게 하고 power consumption 을 올린다.(section 6.7.2, 6.7.3)

l interconnect 하는 공정을 back-end processtransistor 를 만드는 공정을 front-end process

l planarization : • flat surface 는 IC processing 에서 크게 바람직하다. 왜냐하면 연속으로

하는 optical lithography 를 크게 개선시키기 때문이다.

• CMP planarization : front-end process 에서 실행될수 있다.

3-43

2SiO

2SiO2SiO

3.9. Testing, Assembly, and Qualificationl wafer 제조공정이 완전히 끝난 후, 개개의 IC 는 IC chip 기능을 결정하기

위하여 wafer 위에서 전기적으로 시험(probe)된다.

l markingl sawing 혹은 laser cutting 에 의하여 chip 으로 분리

l plastic 혹은 ceramic package 용기에 넣든가 혹은 circuit board 에 직접 부착

l 다수(multiple)의 chip 이 one pakage 에 들어가서 muti-chip modules 를 만들 수도 있다.

l chip 과 pakage 사이 전기적 연결은 automated wire bonding 혹은 solder bump를 통하여 만들어진다.

l solder bump process 에서, IC chip 위의 metal pad 가 ceramic pakage 위에maching pad 와 aligned 되고, IC pad 위에 미리 만들어진 solder bump 가 녹음으로써 모든 연결이 동시에 이루어진다 : flip-chip bonding process

l package : ceramic 혹은 metal cover 로 밀봉된다.

3-44

l tesing 을 받는다

• IC 의 복잡성이 증가함에 따라 testing 은 더욱 어려워지고, 비싸진다.

• testing을 쉽게 하도록 하는 것은 circuit design 에서 중요한 고려이다.

l manufacturing 의 질과 기술의 신뢰는 qualification 과정(routine)으로 증명된다.

• operating life test : 수천 시간 지속한다.

• burn-in : higher-than-normal voltage and temperature (파손을 가속시켜 unreliable chip 을 제거하기 위하여)

3-45

3.10. Chapter Summary-A Device Fabrication Examplel Fig. 3.24

Figure 3.24 Graphical summary of the major processing steps in the formation of a PN junction diode. (0) Start; (1) oxidation; (2) lithography; (3) oxide etching; (4) As implantation; (5) annealing and diffusion; (6) sputtering Al; (7) lithography; (8) metal etching; (9) CVD nitride deposition; (10) lithography and bonding window etching; (11) removal of oxide from back side of wafer; (12) deposition of Au on back side; and (13) dicing and packaging. (After [6].)

3-46

step 1. flat, p-type single-crystal Si wagerparticulate, organic film, adsorbed metal 등을 제거하기 위하여

precleannig thermal oxide 가 성장된다.

step 2. lithographyP.R coating, exposure, develop(현상)

step 3. oxide etching, P.R stripstep 4. As implantationstep 5. annealing and diffusionstep 6. Al 을 sputtering 하여 thin metal film 을 wafer 전체에 성장

step 7. lithography P.R coating, exposure, develop

step 8. metal etchingstep 9. CVD nitride deposition : moisture 와 다른 오염으로 부터 소자를 보호

하기 위하여 encapsulationstep 10. lithography and bonding window etching

P.R coating, exposure, develop, etching

3-47

step 11. removal of oxide from back side of wafer앞면에 P.R coating. 뒷면 etching.

step 12. deposition of Au on back sidestep 13. dicing and packaging

3-48

Figure 1-13Relationship between band gap and latticeconstant for alloys in the InGaAsP andAlGaAsSb systems. The dashed verticallines show the lattice constants for thecommercially available binary substratesGaAs and InP. For the marked example ofInxGa1-xAs, the ternary composition x = 0.53can be grown lattice-matched on InP, sincethe lattice constants are the same. Forquaternary alloys, the compositions on boththe III and V sublattices can be varied togrow lattice-matched epitaxial layers alongthe dashed vertical lines between curves. Forexample, InxGa1-xAsyP1-y can be grown onInP substrates, with result-ing band gapsranging from 0.75 eV to 1.35 eV. In usingthis figure, assume the lattice constant a of aternary alloy varies linearly with thecomposition x. (※ STREETMAN 6th.)

3-49