7. Cyclone III デバイスの I/O - Intel2007 年3 月暫定サポート...

Altera Corporation - Preliminary 7–12007年 3月暫定サポート

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。

7. Cyclone IIIデバイスのI/O機能

はじめに今日のボード・デザインに影響を与える 2 つの重要な要因によって、Cyclone® III デバイスの I/O 機能のデザインが向上しました。1 つは多くの低コスト・アプリケーションでの I/O規格の多様化です。もう 1つは、要求される I/O性能の大幅な向上です。当社の目的は、このようなデザイン・ニーズに容易かつ柔軟に対応できるデバイスの作成でした。

Cyclone III の I/O の柔軟性は、前世代の低コスト FPGA よりも改善され、すべての I/Oバンクですべての I/O規格を選択できるようになりました。On-Chip Termination（OCT）サポートの改善、および専用の差動バッファの追加により、ディスプレイ・システム・インタフェースなどの多くのアプリケーションで、外部抵抗が不要になりました。アルテラの Quartus® II ソフトウェアは、強力なピン・プランニング機能を備えた完璧なソリューションを提供しており、ユーザはデザイン・ファイルを入手する前でも I/Oシステム・デザインの計画や最適化を行うことができます。

概要各 Cyclone IIIデバイスの I/Oピンには、Cyclone III デバイス周辺のロジック・アレイ・ブロック（LAB）のロウおよびカラムの末端にある I/Oエレメント（IOE）から信号が供給されます。これらの I/Oピンはさまざまなシングル・エンドおよび差動 I/O規格をサポートします。各 IOE内には、双方向 I/Oバッファと、入力信号、出力信号、出力イネーブル信号などをラッチする 5個のレジスタがあります。Cyclone IIIの I/Oは幅広い機能をサポートします。

非電圧リファレンス形式および電圧リファレンス形式のシングル・エンド I/O規格

差動 I/O規格出力ドライブ能力コントロールプログラマブル・スルー・レート・コントロールオープン・ドレイン出力バス・ホールド回路 PCIクランプ・ダイオードユーザ・モードのプログラマブル・プルアップ抵抗プログラム可能な入力および出力遅延プログラム可能な LVDS（Low-Voltage Differential Signaling）プリ

エンファシスキャリブレーション付き /なしの On-Chip Termination

CIII51003-1.0

7–2 Altera Corporation - PreliminaryCyclone III デバイス・ハンドブック Volume 1 暫定サポート 2007年 3月

Cyclone IIIデバイスの I/O機能

Cyclone IIIのI/Oエレメント

Cyclone IIIデバイスの IOEは、1個の双方向 I/Oバッファと、完全な形で組み込まれた双方向のシングル・データ・レート転送に対する 5個のレジスタから構成されています。図 7-1に Cyclone IIIの IOE構造を示します。IOEは 1個の入力レジスタ、2個の出力レジスタ、および 2個の出力イネーブル・レジスタを備えています。2 個の出力レジスタと 2 個の出力イネーブル・レジスタは、ダブル・データ・レート（DDR）アプリケーションに使用されます。入力レジスタは高速セットアップ・タイム用に、出力レジスタは高速「Clock-to-Output」タイム用に使用できます。さらに、出力イネーブル（OE）レジスタを、高速の「Clock-to-Output」イネーブル・タイミングに使用することもできます。IOEは入力、出力、または双方向のデータ・パスに使用できます。

図 7-1. Cyclone IIIの IOE構造

図 7-1の注 :(1) ロジック・アレイへの組み合わせ入力またはラッチ付き入力には、2つのパスを使用できます。各パスに

プログラム可能な固有の遅延チェインが含まれています。

D Q

D Q

D Q

D Q

Output Register

Output Register

Input (1)

Output B

Output A

OE

Logic Array

OE Register

OE Register

Input Register

CLK_Out

CLK_In

D Q

Altera Corporation - Preliminary 7–32007年 3月 Cyclone III デバイス・ハンドブック Volume 1

Cyclone IIIの I/Oエレメント

IOE は、Cyclone III デバイス周辺の I/O ブロック内に配置されています。ロジック・エレメント（LE）の多いデバイスか I/Oの多いデバイスかに応じて、ロウ I/O ブロックあたり最大 4 個の IOE、カラム I/O ブロックあたり（カラム I/Oブロックは 2つのカラムをカバー）最大 5個の IOEがあります。

ロウ I/Oブロックは、ロウ、カラム、またはダイレクト・リンク・インタコネクトをドライブします。カラム I/Oブロックはカラム・インタコネクトをドライブします。図 7-2に、ロジック・アレイへのロウ I/Oブロックの接続方法を示します。図 7-3 と 7-4 には、ロジック・アレイへのカラム I/Oブロックの接続方法を示します。

Cyclone III の配線アーキテクチャについて詳しくは、「Cyclone III デバイス・ハンドブック」の「Cyclone IIIデバイスのMultiTrackインタコネクト」の章を参照してください。



図 7-2.インタコネクトへのロウ I/Oブロックの接続

図 7-2の注 :(1) 各ロウ I/O ブロックで最大 4 個の IOE をサポートするために、32 本のデータ信号およびコントロール信号

が使用されます。(2) ロウ I/Oブロックの 4個の IOEはそれぞれ、io_datain（組み合わせまたはラッチ付き）入力を 2つ持

つことができます。

32

R24 Interconnect C4 Interconnect

I/O Block Local Interconnect

32 Data & Control Signals from Logic Array (1)

io_dataina[3..0]io_datainb[3..0]

Horizontal I/OBlock Containsup to Four IOEs

Direct LinkInterconnect

to Adjacent LAB

Direct LinkInterconnect

from Adjacent LAB

LAB LocalInterconnect

LAB HorizontalI/O Block

R4 Interconnect

(2)

io_clk[5..0]



図 7-3.集積度の高いデバイス（EP3C5、EP3C10、EP3C25、EP3C55、EP3C80、EP3C120）のインタコネクトへのカラム I/Oブロックの接続

図 7-3の注 :(1) 2 つのカラム I/O ブロックあたり最大 4 個の IOE をサポートするために、32 本のデータ信号およびコント

ロール信号が使用されます。(2) カラム I/Oブロックの 4個の IOEはそれぞれ、io_datain（組み合わせまたはラッチ付き）入力を 2つ

持つことができます。

32 Data &Control Signals

from Logic Array (1) Column I/O Block Containsup to Four IOEs

I/O BlockLocal Interconnect

IO_dataina[3:0]IO_datainb[3:0](2)

R4 & R24 Interconnects

LAB LocalInterconnect C4 Interconnect

32

LAB LAB LAB

io_clk[5..0]

Column I/O Block

C16 Interconnect

C4 Interconnect

C16 InterconnectLAB Local

InterconnectLAB Local

Interconnect



図 7-4. I/Oの多いデバイス（EP3C16と EP3C40）のインタコネクトへのカラム I/Oブロックの接続

図 7-4の注 :(1) 2 つのカラム I/O ブロックあたり最大 5 個の IOE をサポートするために、40 本のデータ信号およびコント

ロール信号が使用されます。(2) カラム I/Oブロックの 5個の IOEはそれぞれ、io_datain（組み合わせまたはラッチ付き）入力を 2つ

持つことができます。

40 Data &Control Signals

from Logic Array (1)

Column I/O Block Containsup to Four IOEs

I/O BlockLocal Interconnect

IO_dataina[4:0]IO_datainb[4:0](2)

R4 & R24 Interconnects

LAB LocalInterconnect

LAB LAB LAB

io_clk[5..0]

Column I/O Block

C16 Interconnect



ピンの datain信号は、ロジック・アレイをドライブできます。ロジック・アレイはコントロール信号とデータ信号をドライブし、柔軟な配線リソースを提供します。ロウまたはカラム IOEクロック（io_clk[5..0]）は、低スキューで高速のクロック専用配線リソースを提供します。グローバル・クロック・ネットワークは、ロウまたはカラム I/O領域に供給する IOEクロックを生成します。

各 IOEには、以下のコントロール信号に対する独自のコントロール信号選択機能があります。oe、ce_in、ce_out、aclr/preset、sclr/preset、clk_in、および clk_out.図 7-5に、コントロール信号の選択機能を示します。

図 7-5. IOE別のコントロール信号選択機能

双方向動作では、高速セットアップ・タイムを必要とする入力データに入力レジスタを使用できます。入力レジスタは、OE レジスタおよび出力レジスタとは別の独自のクロック入力およびクロック・イネーブルを備えています。出力レジスタは、高速の「Clock-to-Output」遅延を必要とするデータに使用できます。OEレジスタは、高速の「Clock-to-output」イネーブル・タイミングに使用されます。OEおよび出力レジスタは、関連 LAB、I/O専用クロック、カラム・インタコネクト、ロウ・インタコ

Local Interconnect

Local Interconnect

Local Interconnect

Local Interconnect

Local Interconnect

Local Interconnect

clk_in ce_in

ce_out sclr/preset

Dedicated I/OClock [5..0]

io_coe

oe

io_csclr

io_caclr

aclr/preset

io_cce_out

io_cee_in

clk_out

io_cclk



ネクトのローカル・インタコネクトからの同じクロック・ソースおよび同じクロック・イネーブル・ソースを共有します。すべてのレジスタはsclrとaclrを共有しますが、各レジスタはsclrとaclrを個別にディセーブルすることができます。図 7-6 に双方向 I/O コンフィギュレーションの IOEを示します。

図 7-6.双方向 I/Oコンフィギュレーションの Cyclone III IOE

D Q

ENA

D Q

ENA

D Q

ENA

VCCIO

VCCIO

Optional PCI Clamp

ProgrammablePull-UpResistor

Bus HoldInput Pin to

Input Register Delay

or Input Pin to Logic Array

Delay

OutputPin Delay

Input Register

clkin

oe_in

data_in0

data_in1

sclr/preset

Chip-Wide Reset

aclr/prn

oe_out

clkout

OE

OE Register

Current Strength ControlOpen-Drain Out

Columnor Row

Interconnect

io_clk[5..0]

Slew Rate ControlACLR/PRN

ACLR/PRN

ACLR/PRN

Output Register


I/Oエレメントの特長


プログラマブル・ドライブ能力

Cyclone III デバイスの各 I/O ピンの出力バッファは、特定の I/O 規格に適合させるためのプログラマブル・ドライブ能力コントロール機能が内蔵されています。LVTTL、LVCMOS、SSTL-2 Class Iおよび II、SSTL-18 Class Iおよび II、HSTL-18 Class Iおよび II、HSTL-15 Class IおよびII、HSTL-12 Class Iおよび II規格は、複数のレベルのドライブ能力があり、ユーザがコントロールすることができます。

ドライブ能力機能の設定方法について詳しくは、「Quartus IIソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照してください。

表 7–1に、I/O規格で設定可能なドライブ能力のコントロールを示します。これらのプログラマブル・ドライブ能力設定は、システム・ノイズの低減と併せて、同時スイッチング出力（SSO）の影響を抑えるのに役立つ貴重なツールです。サポートされる設定により、デバイス・ドライバは対応する I/O規格の IOHおよび IOLの仕様を満足します。

プログラマブル・ドライブ能力を使用する場合、直列 On-ChipTerminationは使用できません。

表 7–1.プログラマブル・ドライブ能力 (1) （１ /３）

I/O規格IOH / IOLの設定電流値 (mA)

トップおよびボトムのI/Oピン数

左および右のI/Oバンク

1.2 V LVCMOS 2 2

4 4

6 6

8 810 10

12 —

1.5 V LVCMOS 2 2

4 4

6 6

8 810 10

12 12

16 16



1.8 V LVTTL/LVCMOS 2 2

4 4

6 6

8 8

10 10

12 12

16 16

2.5 V LVTTL/LVCMOS 4 4

8 8

12 12

16 16

3.0 V LVCMOS 4 4

8 8

12 12

16 16

3.0 V LVTTL 4 4

8 8

12 12

16 16

3.3 V LVCMOS (2) 2 2

3.3 V LVTTL (2)4 4

8 8

HSTL-12 Class I 8 8

10 10

12 —

HSTL-12 Class II 14 —

HSTL-15 Class I 8 8

10 10

12 12

HSTL-15 Class II 16 16

表 7–1.プログラマブル・ドライブ能力 (1) （２ /３）






Cyclone IIIデバイスは、いくつかの簡単なガイドラインに従い、3.3 Vおよび 3.0 V の I/O 規格を使用する 3.3 Vシステムにインタフェースできます。詳しくは、「AN 447: Cyclone III デバイスの 3.3 V/3.0 V/2.5 VLVTTL/LVCMOS I/Oシステムとのインタフェース」を参照してください。

スルー・レート・コントロール

各 Cyclone III デバイス I/O ピンの出力バッファは、オプションのプログラマブル出力スルー・レートを提供し、サポートされる各 I/O規格に対し低速、中速、高速の 3通りの設定を行います。デフォルトのスルー・レートは最速設定です。高速スルー・レートを指定した場合は、高性能システムに対応した高速転送が行われます。しかし、このような高速転送によりシステムにノイズ・トランジェントが生じる可能性があります。低速スルー・レートを指定した場合は、システム・ノイズが減少します

HSTL-18 Class I 8 8

10 10

12 12

HSTL-18 Class II 16 16

SSTL-18 Class I 8 8

10 10

12 12

SSTL-18 Class II 12 12

16 16

SSTL-2 Class I 8 8

12 12

SSTL-2 Class II 16 16

表 7–1の注 :(1) Quartus IIの I/O Standardで、リファレンス電圧を必要としていない信号と

HSTL/SSTL Class Iでキャリブレーション付きの場合、OCTのデフォルト設定は 50 Ωです。HSTL/SSTL Class IIでキャリブレーションなしの場合、OCTのデフォルト設定は 25 Ωです。

(2) Quartus IIソフトウェアでのデフォルトの電流設定は、3.3 V LVTTLおよび3.3 V LVCMOSの I/O規格について太字のイタリック体で強調表示されています。

表 7–1.プログラマブル・ドライブ能力 (1) （３ /３）






が、立ち上がりと立ち下がりエッジに一定の遅延が追加されます。各 I/Oピンには個別にスルー・レート・コントロール機能が提供されているため、ユーザはピン単位でスルー・レートを指定することができます。スルー・レート・コントロールは、立ち上がりと立ち下がりエッジの両方に影響を与えます。スルー・レート・コントロールは、ドライブ能力8 mA 以上のシングル・エンド I/O 規格に使用できます。3.3 V LVTTLおよび 3.3 V LVCMOSの I/O規格は、スルー・レート・コントロールをサポートしていません。

スルー・レート機能の設定方法について詳しくは、「Quartus II ソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照してください。

オープン・ドレイン出力

Cyclone IIIデバイスは、各 I/Oピンに対しオプションでオープン・ドレイン（オープン・コレクタと同等）出力を提供します。このオープン・ドレイン出力により、システムの複数のデバイスのいずれかでアサートされるシステム・レベルのコントロール信号（インタラプト信号やライト・イネーブル信号など）を発信します。

オープン・ドレイン出力機能の設定方法について詳しくは、「Quartus IIソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照してください。

バス・ホールド

Cyclone IIIデバイスのユーザ I/Oピンは、オプションでバス・ホールド機能を提供しています。バス・ホールド回路は、I/Oピンの信号を最後にドライブされた状態で保持します。バス・ホールド機能は、次の入力信号が現れるまで、最後にドライブされた状態にピンを保持するため、バスがトライ・ステートになったとき、信号レベルを保持するための外部プルアップまたはプルダウン抵抗が不要になります。

バス・ホールド回路は、ノイズによって高周波数スイッチングが予定外に発生しそうな場合、ドライブされていないピンを入力スレッショルド電圧から離します。この機能は、ユーザが各 I/Oピンに対して個別に選択できます。バス・ホールド出力のドライブは VCCIOを超えずに、信号のオーバ・ドライブを防ぎます。

バス・ホールド機能がイネーブルの場合、プログラマブル・プルアップ・オプションは使用することができません。I/Oピンが差動信号用にコンフィギュレーションされているときは、バス・ホールド機能をディセーブルにしてください。バス・ホールド回路は、専用クロック・ピンでは使用できません。



バス・ホールド回路は、コンフィギュレーション完了後にのみアクティブになります。ユーザ・モードに移行すると、バス・ホールド回路はコンフィギュレーションの終了時にピンに与えられた値をキャプチャします。

バス・ホールド機能の設定方法について詳しくは、「Quartus II ソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照してください。

この抵抗を通じてドライブされる各 VCCIO電圧の特定の保持電流、および次にドライブされる入力レベルの特定に使用されるオーバ・ドライブ電流については、「Cyclone III デバイス・ハンドブック Volume 2」の「DC &スイッチング特性」の章を参照してください。

プログラマブル・プルアップ抵抗

Cyclone IIIデバイスの各 I/Oピンは、ユーザ・モードで使用されるプログラマブル・プルアップ抵抗をオプションで提供します。この機能を 1つの I/Oピンに対してイネーブルにすると、プルアップ抵抗は出力ピンが存在するバンクの VCCIOレベルに出力を保持します。

プログラマブル・プルアップがイネーブルの場合、バス・ホールド機能は使用することができません。プログラマブル・プルアップ抵抗は、専用コンフィギュレーション、JTAG（Joint TestAction Group）、および専用クロック・ピンではサポートされていません。

プログラマブル・プルアップ抵抗の設定方法について詳しくは、「Quartus II ソフトウェア・ハンドブック Volume 2」の「AssignmentEditor」の章を参照してください。

プログラマブル遅延

Cyclone IIIデバイスの IOEは、ゼロ・ホールド・タイムの維持、セットアップ・タイムの最小化、clock-to-output時間の向上を実現するプログラマブル遅延を備えています。

レジスタを直接ドライブするピンのパスに、0 nsのホールド・タイムを確保するための遅延が必要になることがありますが、組み合わせ回路のロジックを通じてレジスタをドライブするピンのパスに遅延が不要になる場合もあります。プログラマブル遅延は、セットアップ・タイムを最小限にします。Quartus II のコンパイラは、このような遅延をプログラムして、0 nsのホールド・タイムを維持しながら、セットアップ・タイ



ムを自動的に最小限に抑えます。プログラマブル遅延は、出力レジスタのレジスタからピンまでの遅延を増加させることもできます。表 7–2に、Cyclone IIIデバイスのプログラマブル遅延を示します。

IOEには入力がロジック・アレイに到達するためのパスが 2つあります。2つのパスはそれぞれ異なる遅延を持つことができます。これにより、ピンからデバイスの 2 つの異なる領域内にある内部 LE レジスタまでの遅延を調整することができます。2 つの組み合わせ入力遅延は、パスごとに Quartus IIソフトウェアの Input delay from pin to internal cellsロジック・オプションを使用して設定します。ピンが入力レジスタを使用する場合、遅延のいずれかが無視され、遅延は Quartus IIソフトウェアの Input delay from pin to input registerロジック・オプションを使用して設定されます。

各 I/Oブロックの IOEレジスタは、プリセットおよびクリア機能で同じ信号ソースを共有します。ユーザは個々の IOEに対するプリセットまたはクリアをプログラムすることができますが、両方の機能を同時に使用することはできません。また、コンフィギュレーション完了後の電源投入時に、レジスタの初期値を Highまたは Lowに設定することができます。初期値が Lowに設定された場合は、非同期クリアでレジスタをコントロールできます。High に設定された場合は、非同期プリセット信号でレジスタをコントロールすることができます。この機能により、電源投入後に別のデバイスからのアクティブLowの入力信号による意図しない動作の発生を防止できます。IOE内の 1個のレジスタがプリセットまたはクリア信号を使用する場合、その IOE内のすべてのレジスタはプリセットまたはクリアが必要であれば同じ信号を使用しなければなりません。さらに、ユーザは IOEレジスタに同期リセット信号を使用できます。

入力および出力ピンの遅延の設定方法について詳しくは、「Quartus IIハンドブック Volume 2」の「面積およびタイミングの最適化」の章を参照してください。

表 7–2. Cyclone IIIのプログラマブル遅延チェイン

プログラマブル遅延 Quartus IIロジック・オプション

入力ピンからロジック・アレイまでの遅延

ピンから内部セルまでの入力遅延

入力ピンから入力レジスタまでの遅延ピンから入力レジスタまでの入力遅延

出力ピン遅延出力レジスタから出力ピンまでの遅延


On-Chip Terminationのサポート

PCIクランプ・ダイオード

Cyclone III デバイスは、各 I/O ピンに対してオプションで PCI クランプ・ダイオードを使用した入力および出力を提供します。PCIクランプ・ダイオードは、3.3 V LVTTL、3.3 V LVCMOS、3.0 V LVTTL、3.0 VLVCMOS、PCI、および PCI-Xの各 I/O規格で使用できます。入力 I/O規格が、3.3 V LVTTL、3.3 V LVCMOS、3.0 V LVTTL、3.3 V LVCMOS、PCI、または PCI-X の場合、PCI クランプ・ダイオードは Quartus II によってデフォルトでイネーブルにされます。

PCIクランプ・ダイオード機能の設定方法について詳しくは、「Quartus IIソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照してください。

Cyclone III PCI クランプ・ダイオードのサポートについて詳しくは、「AN 447: Cyclone III デバイスの 3.3 V/3.0 V/2.5 V LVTTL/LVCMOSI/Oシステムとのインタフェース」を参照してください。

LVDSトランスミッタのプログラマブル・プリエンファシス

Cyclone III専用 LVDSトランスミッタは、プログラマブル・プリエンファシスをサポートします。プログラマブル・プリエンファシスは、伝送線路の周波数依存減衰の補正に使用されます。プログラマブル・プリエンファシスによって出力信号の高周波成分の振幅が大きくなり、それによって伝送線路の高周波損失の大半が相殺されます。

プログラマブル・プリエンファシスは、オンおよびオフ設定をサポートします。必要なプリエンファシスの量は、伝送線路内の高周波成分の増幅に依存します。また、プリエンファシスにより出力信号の低周波成分の振幅も減少するため、デザインに合わせて設定を調整する必要があります。

Cyclone III の高速差動インタフェースのサポートについて詳しくは、「Cyclone IIIデバイス・ハンドブック」の「Cyclone IIIデバイスの高速差動インタフェース」の章を参照してください。


Cyclone IIIデバイスは、I/Oインピーダンス・マッチングおよび終端機能を可能にする On-Chip Termination（OCT）を備えています。On-ChipTerminationにより、反射の防止およびシグナル・インテグリティの維持が容易になり、同時にピン数の多いボール・グリッド・アレイ（BGA）パッケージ内の外部抵抗の必要性が最小限に抑えられます。Cyclone IIIデバイスは、シングル・エンド出力および双方向ピンに対して、I/Oドライバのチップ内インピーダンス・マッチングと直列 On-Chip Terminationを提供します。



直列 On-Chip Terminationを使用する場合、プログラマブル・ドライブ能力は使用できません。

Cyclone IIIデバイスには、On-Chip Terminationを実装する方法が 2通りあります。

キャリブレーション付き OCT キャリブレーションなし OCT

キャリブレーション付き On-Chip Termination

Cyclone IIIデバイスは、すべてのバンクにおいてキャリブレーション付き直列 On-Chip Terminationをサポートします。直列 On-ChipTermination のキャリブレーション回路は、I/O バッファの総インピーダンスを、RUPピンと RDNピンに接続された外部 25 Ω ±1%抵抗または外部 50 Ω ±1%抵抗と比較し、両者が一致するまで I/Oバッファ・インピーダンスをダイナミックに調整します（図 7-7 を参照）。図 7-7 に示す RSは、I/Oバッファを構成するトランジスタに固有のインピーダンスです。

図 7-7. Cyclone IIIのキャリブレーション付き直列 On-Chip Termination

キャリブレーション付き On-Chip Termination は、OCT キャリブレーション・ブロック回路を使用して達成されます。バンク 2、4、5、および 7 には OCT キャリブレーション・ブロックが 1 つあります。各キャリブレーション・ブロックは、I/Oバンクの各サイドをサポートします。同じキャリブレーション・ブロックを共有する I/Oバンクが 2つあるため、両方のバンクが OCT キャリブレーションをイネーブルにしている場合、両バンクの VCCIO が等しくなければなりません。2 つの関連するバンクの VCCIOが異なる場合、キャリブレーション・ブロックが存在す

Cyclone III DriverSeries Impedance

ReceivingDevice

VCCIO

RS

RS

ZO

GND



るバンクのみ OCT キャリブレーションをイネーブルにすることができます。図 7-8に、OCTキャリブレーション・ブロック配置のトップ・レベル・ビューを示します。

図 7-8. Cyclone III OCTブロックの配置

各キャリブレーション・ブロックには、RUP ピンと RDN ピンのペアがあります。キャリブレーション付き OCT を使用する場合、これらの 2 本のピンを25 Ω ±1%または50 Ω ±1%の外部抵抗に接続する必要があります。外部抵抗はコンパレータを使用して内部抵抗と比較されます。コンパレータの出力結果は OCTキャリブレーション・ブロックで使用され、バッファ・インピーダンスをダイナミックに調整します。OCTキャリブレーションが使用されない場合、RUPピンと RDNピンを通常の I/Oとして使用できます。

キャリブレーションなし On-Chip Termination

Cyclone IIIデバイスは、標準 25 Ωまたは 50 Ωの伝送線路のインピーダンスとのドライバ・インピーダンスのマッチングをサポートします。On-Chip Terminationを出力ドライバと共に使用した場合、出力ドライバのインピーダンスは 25 Ωまたは 50 Ωに設定されます。Cyclone IIIデバイスは、SSTL-2およびSSTL-18に対して I/Oドライバ直列終端（RS = 50 Ω）

I/O Bank 8 I/O Bank 7

I/O bank with calibration block

I/O bank without calibration block

Calibration blockcoverage


I/O B

ank

1I/O

Ban

k 2

I/O B

ank

6I/O

Ban

k 5

CYCLONE III



もサポートします。図 7-9 に、キャリブレーションなしの On-ChipTerminationに対するシングル・エンド I/O規格を示します。図中の RSは、固有のトランジスタ・インピーダンスです。

図 7-9. Cyclone IIIのキャリブレーションなし直列 On-Chip Termination

すべての I/Oバンクおよび I/Oピンは、インピーダンス・マッチングと直列終端をサポートします。専用コンフィギュレーション・ピンおよび JTAGピンは、インピーダンス・マッチングも直列終端もサポートしません。表 7–3に、インピーダンス・マッチングと直列終端をサポートする I/O規格を示します。

表 7–3.キャリブレーションなしの On-Chip Terminationを使用した選択可能な I/Oドライバ（１ /２）

I/O規格キャリブレーションなし

直列 On-Chip Terminationの設定

ロウ I/O カラム I/O 単位3.0 V LVTTL 50 50 Ω

25 25 Ω

3.0 V LVCMOS 50 50 Ω

25 25 Ω

2.5 V LVTTL/LVCMOS 50 50 Ω

25 25 Ω

1.8 V LVTTL/LVCMOS 50 50 Ω

25 25 Ω

Cyclone III DriverSeries Impedance

ReceivingDevice

VCCIO

RS

RS

ZO

GND



直列On-Chip Terminationは、すべての I/Oバンクでサポートされます。特定の I/Oバンクで直列On-Chip Terminationをイネーブルにできるように、VCCIO と VREF はすべての I/O ピンで互換性がなければなりません。異なる RS値をサポートする I/O規格は、VCCIOと VREFが競合しない限り、同じ I/Oバンク内に存在できます。

インピーダンス・マッチングは出力ドライバの機能を使用して実装され、プロセス、電圧、および温度に応じて、ある程度変動します。

許容差の仕様については、「Cyclone IIIデバイス・ハンドブック Volume2」の「DC＆スイッチング特性」の章を参照してください。


25 25 Ω


— 25 Ω

SSTL-2 Class I 50 50 Ω

SSTL-2 Class II 25 25 Ω

SSTL-18 Class I 50 50 Ω

SSTL-18 Class II 25 25 Ω

HSTL-18 Class I 50 50 Ω

HSTL-18 Class II 25 25 Ω


HSTL-15 Class II 25 25 Ω


HSTL-12 Class II — 25 Ω

表 7–3.キャリブレーションなしの On-Chip Terminationを使用した選択可能な I/Oドライバ（２ /２）



I/O規格 Cyclone III デバイスは、複数のシングル・エンド I/O 規格および差動I/O規格をサポートします。Cyclone IIIデバイスは、3.3、3.0、2.5、1.8、および 1.5 Vの I/O規格以外に、1.2 V I/O規格もサポートします。表 7–4に、Cyclone IIIデバイスでサポートされる I/O規格と、それらの I/O規格をサポートする I/Oピンをまとめています。

表 7–4. Cyclone IIIがサポートする I/O規格および制約（１ /３）

I/O規格タイプ規格サポート

VCCIO Level トップおよびボトムのI/Oピン数

サイドI/Oピン

入力出力CLK、DQS

PLL_OUT

ユーザ I/Oピン数

CLK、DQS


3.3 V LVTTL (1) シングル・エンド

JESD8-B 3.3 V/ 3.0 V/ 2.5 V

3.3 V √ √ √ √ √

3.3 V LVCMOS (1) シングル・エンド

JESD8-B 3.3 V/ 3.0 V/ 2.5 V

3.3 V √ √ √ √ √

3.0 V LVTTL (1) シングル・エンド

JESD8-B 3.3 V/ 3.0 V/ 2.5 V

3.0 V √ √ √ √ √

3.0 V LVCMOS (1) シングル・エンド

JESD8-B 3.3 V/ 3.0 V/ 2.5 V

3.0 V √ √ √ √ √

2.5 V LVTTL/LVCMOS

シングル・エンド

JESD8-5 3.3 V/ 3.0 V/ 2.5 V

2.5 V √ √ √ √ √

1.8 V LVTTL/LVCMOS

シングル・エンド

JESD8-7 1.8 V/1.5 V

1.8 V √ √ √ √ √

1.5 V LVCMOS シングル・エンド

JESD8-11 1.8 V/1.5 V

1.5 V √ √ √ √ √

1.2 V LVCMOS シングル・エンド

JESD8-12A 1.2 V 1.2 V √ √ √ √ √

SSTL-2 Class I リファレンス電圧

JESD8-9A 2.5 V 2.5 V √ √ √ √ √

SSTL-2 Class II リファレンス電圧

JESD8-9A 2.5 V 2.5 V √ √ √ √ √

SSTL-18 Class I リファレンス電圧

JESD815 1.8 V 1.8 V √ √ √ √ √

SSTL-18 Class II リファレンス電圧

JESD815 1.8 V 1.8 V √ √ √ √ √

HSTL-18 class I リファレンス電圧

JESD8-6 1.8 V 1.8 V √ √ √ √ √


I/O規格

HSTL-18 class II リファレンス電圧

JESD8-6 1.8 V 1.8 V √ √ √ √ √

HSTL-15 Class I リファレンス電圧

JESD8-6 1.5 V 1.5 V √ √ √ √ √

HSTL-15 Class II リファレンス電圧

JESD8-6 1.5 V 1.5 V √ √ √ √ √

HSTL-12 Class I リファレンス電圧

JESD8-16a 1.2 V 1.2 V √ √ √ √ √

HSTL-12 Class II リファレンス電圧

JESD8-16a 1.2 V 1.2 V √ √ √

PCIと PCI-X シングル・エンド

— 3.0 V 3.0 V √ √ √ √ √

差動SSTL-2 Class Iまたは Class II

差動 (2) JESD8-9A — 2.5 V √

2.5 V — √ √

差動 SSTL-18 Class IまたはClass II

差動 (2) JESD815 — 1.8 V √

1.8 V — √ √

差動 HSTL-18 Class IまたはClass II

差動 (2) JESD8-6 — 1.8 V √

1.8 V — √ √


差動 (2) JESD8-6 — 1.5 V √

1.5 V — √ √


差動 (2) JESD8-16A — 1.2 V √

1.2 V — √ √

PPDS (3) 差動 — — 2.5 V √ √ √

LVDS 差動 — 2.5 V 2.5 V √ √ √ √ √

RSDSおよびmini-LVDS (3)

差動 — — 2.5 V √ √ √

表 7–4. Cyclone IIIがサポートする I/O規格および制約（２ /３）



サイドI/Oピン


PLL_OUT


CLK、DQS




I/O規格の終端方法

この項では、電圧リファレンス形式 I/O規格および差動 I/O規格に推奨される終端方法について説明します。

以下の I/O 規格では、JEDEC 規格に準拠する推奨終端方法は規定されていません。

3.3 V LVTTL 3.0 V LVTTLおよび LVCMOS 2.5 V LVTTLおよび LVCMOS 1.8 V LVTTLおよび LVCMOS 1.5 V LVCMOS 1.2 V LVCMOS 3.0 V PCIおよび PCI-X

LVPECL (4) 差動 — 2.5 V — √ √

表 7–4の注 :(1) PCIクランプ・ダイオードは、3.3 Vおよび 3.0 V LVTTL/LVCMOSの場合にイネーブルにする必要があります。(2) 差動 HSTL 出力および SSTL 出力は、2 番目の出力が反転としてプログラムされた 2 つのシングル・エン

ド出力を使用します。差動 HSTL入力および SSTL入力は、差動入力を 2つのシングル・エンド HSTL入力および SSTL入力として扱い、一方のみデコードします。差動 HSTLおよび SSTLは、CLKピンでのみサポートされます。

(3) PPDS、mini-LVDS、および RSDSは、出力ピンでのみサポートされます。(4) LVPECLは、クロック入力でのみサポートされます。

表 7–4. Cyclone IIIがサポートする I/O規格および制約（３ /３）



サイドI/Oピン


PLL_OUT


CLK、DQS




電圧リファレンス形式 I/O規格の終端

電圧リファレンス形式の I/O 規格では、入力リファレンス電圧（VREF）とターミネーション電圧（VTT）の両方が必要です。受信デバイスのリファレンス電圧は、図 7-10 と 7-11 に示すように、送信デバイスの終端電圧に追従します。

図 7-10.Cyclone III HSTL I/O規格の終端

HSTL Class I HSTL Class II

ExternalOn-BoardTermination

OCT With and WithoutCalibration

VTT

50 Ω

50 Ω

VTT

50 Ω

50 Ω

VTT

50 Ω

Transmitter TransmitterReceiver Receiver

VTT

50 Ω

50 Ω

Transmitter Receiver

VTT

50 Ω

50 Ω

VTT

50 Ω


Cyclone III Series OCT 50 Ω

Cyclone III Series OCT 25 Ω

VREFVREF

VREFVREF

Termination



図 7-11.Cyclone III SSTL I/O規格の終端

差動 I/O規格の終端

差動 I/O規格では、一般にレシーバ側で 2つの信号間に終端抵抗が必要です。終端の抵抗は、バスの差動負荷インピーダンスにマッチングする必要があります（図 7-12と 7-13を参照）。

Cyclone III デバイスは、差動 SSTL-2 および SSTL-18、差動 HSTL-18、HSTL-15 および HSTL-12、PPDS、LVDS、RSDS、mini-LVDS、およびLVPECLをサポートします。

SSTL Class I SSTL Class II


OCT Withand WithoutCalibration

VTT

50 Ω25 Ω

50 Ω

VTT

50 Ω25 Ω

50 Ω

VTT

50 Ω

Transmitter TransmitterReceiver Receiver

VTT

50 Ω

50 Ω


Cyclone IIISeries OCT

50 Ω

VTT

50 Ω25 Ω

50 Ω

VTT

50 Ω


Cyclone IIISeries OCT

VREF VREF

VREFVREF

Termination



図 7-12.Cyclone III差動 HSTL I/O規格の終端

Differential HSTL Class I Differential HSTL Class II


OCT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 Ω 50 Ω

VTT VTT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 Ω 50 Ω

VTT VTT

Cyclone III Series OCT25 Ω


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 ΩCyclone III Series OCT

Termination



図 7-13.Cyclone III差動 SSTL I/O規格の終端

Cyclone IIIによる差動 PPDS、LVDS、mini-LVDS、および RSDS I/O規格の終端について詳しくは、「Cyclone III デバイス・ハンドブック」の「Cyclone III デバイスの高速差動インタフェース」の章を参照してください。

I/Oバンク Cyclone III デバイスの I/O ピンは I/O バンクにまとめられ、各バンクには独立したパワー・バスがあります。図 7-14に示すように、すべてのCyclone IIIデバイスは 8個の I/Oバンクを備えています。デバイスの各I/Oピンは 1個の I/Oバンクに関連付けられます。すべてのシングル・エンド I/O規格および差動 I/O規格は、カラム I/OバンクでのみサポートされるHSTL-12クラス IIを除く、すべてのバンクでサポートされます。

Differential SSTL Class I Differential SSTL Class II


OCT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

25 Ω

25 Ω


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

25 Ω

25 Ω

50 Ω 50 Ω

VTT VTT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 Ω 50 Ω

VTT VTT

Cyclone III Series OCT25 Ω


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 ΩCyclone III Series OCT

Termination


I/Oバンク

図 7-14.Cyclone IIIデバイスの I/Oバンク (1)

図 7-14の注 :(1) これはシリコン・ダイの上面図です。これは参考図にすぎません。正確なピン配置については、ピン・リ

ストおよび Quartus IIソフトウェアを参照してください。(2) 専用の PPDS、LVDS、mini-LVDS、および RSDSの I/O規格は、ロウ I/Oバンク 1、2、5、および 6での

みサポートされます。カラム I/Oバンクには外部抵抗が必要です。 (3) LVPECL I/O 規格はクロック入力ピンでのみサポートされます。この I/O 規格は、出力ピンではサポート

されていません。(4) HSTL-12 Class IIは、カラム I/Oバンク 3、4、7、および 8でのみサポートされます。(5) 差動 SSTL-18 および SSTL-2、差動 HSTL-18、および HSTL-15 I/O 規格は、クロック入力ピンと PLL 出力

クロック・ピンでのみサポートされます。(6) 差動 HSTL-12 I/O規格は、クロック入力ピンと PLL出力クロック・ピンでのみサポートされます。差動

HSTL-12 Class IIは、カラム I/Oバンク 3、4、7、および 8でのみサポートされます。

All I/O Banks Support:

3.3-V LVTTL/LVCMOS3.0-V LVTTL/LVCMOS2.5-V LVTTL/LVCMOS1.8-V LVTTL/LVCMOS1.5-V LVCMOS1.2-V LVCMOSPPDSLVDSRSDSmini-LVDSLVPECL (3)SSTL-2 class I and IISSTL-18 CLass I and IIHSTL-18 Class I and IIHSTL-15 Class I and IIHSTL-12 Class I and II (4)Differential SSTL-2 (5)Differential SSTL-18 (5)Differential HSTL-18 (5)Differential HSTL-15 (5)Differential HSTL-12 (6)



I/O B

ank

2I/O

Ban

k 1

I/O B

ank

5I/O

Ban

k 6



表 7–5に、ピンが Cyclone IIIデバイスの I/Oバンクで通常の I/Oピンとして使用されるときにサポートされる I/O規格を示します。

表 7–5. Cyclone III I/O規格のサポート（１ /２）

I/O規格I/Oバンク

1 2 3 4 5 6 7 83.3 V LVCMOS √ √ √ √ √ √ √ √

3.3 V LVTTL √ √ √ √ √ √ √ √

3.0 V LVTTL √ √ √ √ √ √ √ √

3.0 V LVCMOS √ √ √ √ √ √ √ √

2.5 V LVTTL/LVCMOS √ √ √ √ √ √ √ √

1.8 V LVTTL/LVCMOS √ √ √ √ √ √ √ √

1.5 V LVCMOS √ √ √ √ √ √ √ √

1.2 V LVCMOS √ √ √ √ √ √ √ √

3.0 V PCI / PCI-X √ √ √ √ √ √ √ √

SSTL-18 Class I √ √ √ √ √ √ √ √

SSTL-18 Class II √ √ √ √ √ √ √ √

SSTL-2 Class I √ √ √ √ √ √ √ √

SSTL-2 Class II √ √ √ √ √ √ √ √

SSTL-18 Class I √ √ √ √ √ √ √ √

SSTL-18 Class II √ √ √ √ √ √ √ √

HSTL-18 Class I √ √ √ √ √ √ √ √

HSTL-18 Class II √ √ √ √ √ √ √ √

HSTL-15 Class I √ √ √ √ √ √ √ √

HSTL-15 Class II √ √ √ √ √ √ √ √

HSTL-12 Class I √ √ √ √ √ √ √ √

HSTL-12 Class II √ √ √ √

差動 SSTL-2 (1) (1) (1) (1) (1) (1) (1) (1)

差動 SSTL-18 (1) (1) (1) (1) (1) (1) (1) (1)

差動 HSTL-18 (1) (1) (1) (1) (1) (1) (1) (1)

差動 HSTL-15 (1) (1) (1) (1) (1) (1) (1) (1)

差動 HSTL-12 (1) (1) (1) (1) (1) (1) (1) (1)

PPDS (3) (3) (3) (3) (3) (3) (3) (3) (3)

LVDS (2) √ √ √ √ √ √ √ √

RSDSおよびmini-LVDS

(3) (3) (3) (3) (3) (3) (3) (3)


I/Oバンク

各 Cyclone III I/O バンクには、電圧リファレンス形式の I/O 規格に対応するために VREF バスがあります。VREF ピンを使用するときには、各VREFピンを適切な電圧レベルに正しく接続しなければなりません。これらのピンを VREF ピンとして使用しない場合は、通常の I/O ピンとして使用できます。ただし、通常のユーザ I/Oピンと共に使用するときには、通常のユーザ I/Oピンよりもピンのキャパシタンスがわずかに大きくなります。表 7–6に、各 I/Oバンクの VREFピンの数をまとめています。

差動 LVPECL (4) (4) (4) (4) (4) (4) (4) (4)

表 7–5の注 :(1) これらの差動 I/O 規格は、クロック入力および専用 PLL_OUT 出力に対し

てのみサポートされます。(2) 専用 LVDS I/O 規格は、ロウ I/O バンクでのみサポートされます。カラム

I/Oバンクの LVDS I/O規格には、外部抵抗ネットワークが必要です。(3) この I/O規格は出力に対してのみサポートされます。(4) この I/O規格はクロック入力に対してのみサポートされます。

表 7–6. I/Oバンクあたりの VREFピンの数（１ /２）

デバイスパッケージピン数I/Oバンク

1 2 3 4 5 6 7 8

EP3C5EQFP 144 1 1 1 1 1 1 1 1

FBGA 256 1 1 1 1 1 1 1 1

EP3C10 EQFP 144 1 1 1 1 1 1 1 1

FBGA 256 1 1 1 1 1 1 1 1

EP3C16 EQFP 144 2 2 2 2 2 2 2 2

PQFP 240 2 2 2 2 2 2 2 2

FBGA 256 2 2 2 2 2 2 2 2

FBGA 484 2 2 2 2 2 2 2 2

EP3C25 EQFP 144 1 1 1 1 1 1 1 1

PQFP 240 1 1 1 1 1 1 1 1

FBGA 256 1 1 1 1 1 1 1 1

FBGA 324 1 1 1 1 1 1 1 1

表 7–5. Cyclone III I/O規格のサポート（２ /２）

I/O規格I/Oバンク

1 2 3 4 5 6 7 8



各 Cyclone III I/Oバンクは、独自の VCCIOピンを備えています。1つのI/Oバンクでは、1.2、1.5、1.8、2.5、3.0、または 3.3 Vの中から 1つのVCCIO 設定のみサポートできます。I/O バンクあたりの VCCIO 電圧は 1つのみですが、Cyclone IIIデバイスには入力信号機能を追加することができます。

1つの I/Oバンクで任意の数のシングル・エンド規格または差動規格を同時にサポートできますが、これらの規格が入力ピンと出力ピンに互換性のある VCCIOレベルを使用していなければなりません。例えば、2.5 VVCCIO設定を行った I/Oバンクは、2.5 V LVTTL入力および出力、2.5 VLVDS互換入力および出力、3.0 V LVTTL入力、3.3 V LVCMOS入力のみサポートします。

電圧リファレンス規格は、任意の数のシングル・エンド規格または差動規格を使用して I/Oバンクでサポートされますが、これらの規格が同じVREF、互換性のある VCCIO値を使用している場合に限られます。例えば、Cyclone IIIデバイスに SSTL-2と SSTL-18の両方を実装する場合、これらの規格を使用する I/O ピンは（異なる VREF 値を必要とするため）互いに異なるバンクに存在しなければなりません。ただし、VCCIOを 2.5 Vに設定し、VREFを 1.25 Vに設定した場合、同じ I/Oバンクで SSTL-2と2.5 V LVCMOSをサポートできます。

EP3C40 PQFP 240 4 4 4 4 4 4 4 4

FBGA 324 4 4 4 4 4 4 4 4

FBGA 484 4 4 4 4 4 4 4 4

FBGA 780 4 4 4 4 4 4 4 4

EP3C55 FBGA 484 2 2 2 2 2 2 2 2

FBGA 780 2 2 2 2 2 2 2 2

EP3C80 FBGA 484 3 3 3 3 3 3 3 3

FBGA 780 3 3 3 3 3 3 3 3

EP3C120 FBGA 484 3 3 3 3 3 3 3 3

FBGA 780 3 3 3 3 3 3 3 3

表 7–6. I/Oバンクあたりの VREFピンの数（２ /２）

デバイスパッケージピン数I/Oバンク

1 2 3 4 5 6 7 8


I/Oバンク

表 7–7 に、対応するバンク電圧での許容入力および出力レベルを示します。

Cyclone III I/Oインタフェースのサポートについて詳しくは、「AN 447:Cyclone III デバイスの 3.3 V/3.0 V/2.5 V LVTTL/LVCMOS I/O システムとのインタフェース」を参照してください。

高速差動インタフェース

Cyclone IIIデバイスは、LVDS信号によりデータを送信および受信できます。LVDSトランスミッタおよびレシーバの場合、Cyclone IIIデバイスの入力ピンおよび出力ピンは、内部ロジックを通してシリアライゼーションおよびデシリアライゼーションをサポートします。

RSDS（Reduced Swing Differential Signaling）および mini-LVDS 規格は、LVDS規格から派生した規格です。RSDSおよびmini-LVDS I/O規格は、電気的特性については LVDSと同様ですが、電圧振幅が小さいため、電力上の利点が向上し、電磁妨害（EMI）が減少します。

ポイント・ツー・ポイント差動信号（PPDS）規格は、NationalSemiconductor Corporationが発表した次世代の RSDS規格です。Cyclone III デバイスは、National Semiconductor Corporation の PPDSインタフェース仕様に適合し、出力のみ PPDS 規格をサポートします。Cyclone IIIデバイスの I/Oバンクはすべて、出力ピンについてのみPPDS規格をサポートします。

表 7–7.許容入力および出力レベル (1)、(2)、(3)

バンクVCCIO (V)

入力信号出力信号

1.2 V 1.5 V 1.8 V 2.5 V 3.0 V 3.3 V 1.2 V 1.5 V 1.8 V 2.5 V 3.0 V 3.3 V1.2 V √ √

1.5 V √ √ (1) √

1.8 V √ (2) √ √

2.5 V √ √ (3) √ (3) √

3.0 V √ (2) √ (3) √ (3) √

3.3 V √ (2) √ (3) √ (3) √

表 7–7の注 :(1) これらの入力値は入力バッファをオーバ・ドライブするため、ピンのリーク電流はデフォルト値よりもわ

ずかに高くなります。 (2) 入力レベルはレールまでドライブしないため、入力バッファは完全にシャット・オフされません。I/O電

流はデフォルト値よりもわずかに高くなります。 (3) PCIクランピング・ダイオードは、3.0 Vまたは 3.3 Vの入力信号でイネーブルになる必要があります。



I/Oピンと内部ロジックを使用して、Cyclone IIIデバイスに LVDS I/Oレシーバおよびトランスミッタを実装できます。Cyclone IIIデバイスは、専用のシリアル /パラレル変換回路を備えていません。したがって、シフト・レジスタ、内部 PLL、および IOEは受信データのシリアル /パラレル変換、送信データのパラレル /シリアル変換の実行に使用されます。

LVDS 規格では入力リファレンス電圧は要求されませんが、入力バッファの 2つの信号間に 100 Ωの終端抵抗が必要です。トップおよびボトムの I/Oバンクでは、トランスミッタ側に外部抵抗ネットワークが必要になります。

Cyclone III の高速差動インタフェースのサポートについて詳しくは、「Cyclone IIIデバイス・ハンドブック Volume 1」の「Cyclone IIIデバイスの高速差動インタフェース」の章を参照してください。

外部メモリ・インタフェース

Cyclone IIIデバイスは、DDR SDRAM、DDR2 SDRAM、および QDRIISRAMなど、広範な外部メモリ・インタフェースとインタフェースが必要な I/O規格をサポートしています。

Cyclone IIIの外部メモリ・インタフェースのサポートについて詳しくは、「Cyclone IIIデバイス・ハンドブック Volume 1」の「Cyclone IIIデバイスの外部メモリ・インタフェース」の章を参照してください。

パッド配置および DCのガイドライン

この項では、Cyclone IIIデバイスでサポートされるプログラマブル I/O規格のパッド配置のガイドラインを示し、これらのデバイスの選択可能な I/O 機能を使用したシステム設計に不可欠な情報を記載しています。この項では、DCの制限とガイドラインについても説明します。

Quartus II ソフトウェアは、一部の配置制約に対してはユーザがコントロールする制限緩和オプションを提供します。デフォルトの制限を緩和する場合、Quartus IIフィッタで警告が生成されます。

Quartus II ソフトウェアの I/O 制限のチェック方法について詳しくは、「Quartus IIハンドブック」の「I/O Management」の章を参照してください。

差動パッド配置のガイドライン

VCCIO 電源で許容ノイズ・レベルを維持するために、差動パッドに関連してシングル・エンド I/Oパッドの配置に制約があります。Cyclone IIIデバイスでの差動パッドに関連するシングル・エンド・パッドの配置、および差動出力パッドの配置には、以下のガイドラインを使用します。



LVDS I/O規格の場合 :

シングル・エンド入力は、LVDS I/Oパッドから 4パッド以内に近づけることはできません。

シングル・エンド出力は、LVDS I/Oパッドから 5パッド以内に近づけることはできません。

カラム I/Oバンクの VCCIO とグランドのペア当たり最大 4本の160 MHz LVDS出力チャネル。

カラム I/Oバンクの VCCIO とグランドのペア当たり最大 3本の320 MHz LVDS出力チャネル。

ロウ I/Oバンクの VCCIOとグランドのペア当たり最大 4本の 210 MHzLVDS出力チャネル。

ロウ I/Oバンクの VCCIO とグランドのペア当たり最大 3本の420 MHz LVDS出力チャネル。

Quartus II ソフトウェアは、最初の 2 つのケースのみチェックします。

RSDSおよびmini-LVDS I/O規格の場合 :

シングル・エンド入力は、RSDSおよびmini-LVDS出力パッドから 4パッド以内に近づけることはできません。

シングル・エンド出力は、RSDSおよびmini-LVDS出力パッドから 5パッド以内に近づけることはできません。

カラム I/OバンクのVCCIOとグランドのペア当たり最大3本の85 MHzRSDSおよびmini-LVDS出力チャネル。

ロウ I/Oバンクの VCCIOとグランドのペア当たり最大 3本の 180 MHzRSDS出力チャネル。

ロウI/OバンクのVCCIOとグランドのペア当たり最大3本の220 MHzmini-LVDS出力チャネル。


PPDS I/O規格の場合 :

シングル・エンド入力は、PPDS 出力パッドから 4 パッド以内に近づけることはできません。

シングル・エンド出力は、PPDS 出力パッドから 5 パッド以内に近づけることはできません。

カラム I/OバンクのVCCIOとグランドのペア当たり最大3本の85 MHzPPDS出力チャネル。

ロウI/OバンクのVCCIOとグランドのペア当たり最大3本の220 MHzPPDS出力チャネル。




LVPECL I/O規格の場合 :

シングル・エンド入力は、LVPECL入力パッドから 4パッド以内に近づけることはできません。

シングル・エンド出力は、LVPECL入力パッドから 5パッド以内に近づけることはできません。

VREFパッド配置のガイドライン

VCCIO電源の許容ノイズ・レベルを維持し、出力スイッチング・ノイズによる VREF レールのシフトを防ぐために、VREF パッドおよび VCCIO とグランドのペアに関するシングル・エンド電圧リファレンス I/Oの配置に制約があります。Cyclone IIIデバイスでのシングル・エンド・パッドの配置には、以下のガイドラインを使用します。

Quartus II ソフトウェアは、この項のすべての計算を自動的に実行します。

入力パッド

各 VREFパッドは、FineLine BGAデバイスに対して最大 32個の入力パッドをサポートします。各 VREF パッドは、クワッド・フラット・パック（QFP）デバイスに対して最大 21個の入力パッドをサポートします。これはVCCIOとグランドのペアとは無関係にサポートされ、Cyclone IIIアーキテクチャによって保証されます。

出力パッド

バンク内に電圧リファレンス入力も双方向パッドも存在しない場合、そのバンクに実装できる出力パッド数には制限はありません。電圧リファレンス入力が存在する場合、各 VCCIOとグランドのペアは、FineLine BGAパッケージに対しては 9つの出力を、QFPパッケージについては 5つの出力をサポートします。SSTL 以外および HSTL 以外の出力は、許容ノイズ・レベルを維持するために、VREF パッドから 2パッド以内に近づけることはできません。ピン・テーブルで定義された DQ出力と DQS出力（DDR/DDR2/QDRII アプリケーションでの使用時）を除く、任意のSSTLおよび HSTL出力は、VREFパッドから 2パッド以内に近づけることはできません。DQ および DQS パッド配置のガイドラインについて詳しくは、7–37ページの「DDR/DDR2パッドと QDRIIパッド」を参照してください。



双方向パッド

双方向パッドは入力と出力の両方のガイドラインを同時に満たす必要があります。DQおよび DQSパッド配置のガイドラインについて詳しくは、7–37ページの「DDR/DDR2パッドと QDRIIパッド」を参照してください。

双方向パッドがすべて同じ出力イネーブル（OE）によって制御され、バンク内に他の出力や電圧リファレンス入力がない場合、電圧リファレンス入力が出力と同時にアクティブになることはありません。したがって、出力の制限は適用されません。ただし、双方向パッドは同じ OE にリンクされているため、すべての双方向パッドは同時に入力として機能します。したがって、FineLine BGA パッケージの場合は入力パッド（VREF

パッド当たり）32、QFPパッケージの場合は入力パッド（VREFパッド当たり）21の入力制限が適用されます。

双方向パッドがすべての異なる OE で制御され、バンク内に他の出力や電圧リファレンス形式の入力がない場合、双方向パッドの 1つのグループが入力として動作し、別のグループが出力として動作する場合があります。このような場合、表 7–8に示す公式を適用します。

同じ VREF バンクに、少なくとも 1 つの追加電圧リファレンス形式の入力が存在し、他の出力が存在しない場合、入力制限および出力制限の他に双方向パッド制限も適用されます。以下の式を参照してください。

双方向パッドの総数 + 入力パッドの総数 ≤ 32 （FineLine BGAパッケージの場合）

双方向パッドの総数 + 入力パッドの総数 ≤ 21 （QFPパッケージの場合）

表 7–8.入力専用双方向パッド制限の公式

パッケージ・タイプ公式

FineLine BGA （双方向パッドの総数）–（OEで制御される最小パッド・グループからのパッドの総数）≤ 9 （VCCIOとグランドのペア）

QFP （双方向パッドの総数）–（OEで制御される最小パッド・グループからのパッドの総数）≤ 5 （VCCIOとグランドのペア当たり）



前記の式を適用した後、パッケージ・タイプに応じて、表 7–9のいずれかの式を適用します。

少なくとも 1つの追加出力が存在するが、電圧リファレンス形式の入力は存在しない場合、表 7–10の適切な公式を適用します。

同じ VREF バンクに、追加の電圧リファレンス形式の入力と他の出力が存在する場合、双方向パッド制限は同時に入力および出力制限に従う必要があります。このような場合、以下のルールが適用されます。

双方向パッドの総数 + 入力パッドの総数 ≤ 32

（FineLine BGAパッケージの場合）

双方向パッドの総数 + 入力パッドの総数 ≤ 21

（QFPパッケージの場合）

表 7–9.双方向パッド制限の公式（VREF入力が存在する場合）


FineLine BGA （双方向パッドの総数）≤ 9（VCCIOとグランドのペア当たり）

QFP （双方向パッドの総数）≤ 5（VCCIOとグランドのペア当たり）

表 7–10.双方向パッド制限の公式（VREF出力が存在する場合）


FineLine BGA （双方向パッドの総数）+（追加出力パッドの総数）–（OE で制御される最小パッド・グループからのパッドの総数）≤ 9（VCCIOとグランドのペア当たり）

QFP （双方向パッドの総数）+（追加出力パッドの総数）–（OE で制御される最小パッド・グループからのパッドの総数）≤ 5（VCCIOとグランドのペア当たり）



前記の式を適用した後、パッケージ・タイプに応じて、表 7–11のいずれかの式を適用します。

各 I/Oバンクで同時に設定できるのは、1つの VCCIO電圧レベルと 1つの VREF 電圧レベルのみです。異なる I/O 規格のピンは、互換性のあるVCCIO値、および互換性のあるVREF電圧レベルが設定されている場合は、バンクを共有できます（詳細は、表 7–6を参照）。

DDR/DDR2パッドと QDRIIパッド

DDRインタフェースの専用DQパッドおよび DQSパッドの場合、DQパッドは DQS パッドと同じパワー・バンクに置く必要があります。DDR および DDR2メモリ・インタフェースでは、VCCIOとグランドのペアは、最大 5個の DQパッドを持つことができます。DQピンが配置されているのと同じパワー・バンク内に、DDR/DDR2 で使用するピンを除いて、他の I/Oを配置することはできません。

QDRIIインタフェースでは、Dは QDRII出力、Qは QDRII入力です。Dパッドと Q パッドは、CQ と同じパワー・バンクに配置する必要があります。QDRおよび QDRIIメモリ・インタフェースでは、VCCIOとグランドのペアは、最大 5個の Dパッドと Qパッドを持つことができます。Dピンまたは Qピンが配置されているのと同じパワー・バンク内に、他のI/Oを配置することはできません。また、D、cms、および addressのパッドは、Qパッドが配置されている VREFバンクに配置することはできません。

デフォルトでは、Quartus IIソフトウェアは Dパッドと Qパッドを通常の I/Oピンとして割り当てます。Quartus IIソフトウェアで、Dパッドまたは Q パッドのファンクションを指定しない場合、これらは通常のI/Oピンとして設定されます。この場合、Cyclone III QDRおよび QDRIIの性能は保証されません。

表 7–11.双方向パッド制限の公式（複数の VREF入力および出力が存在する場合）


FineLine BGA （双方向パッドの総数）+（出力パッドの総数）≤ 9（VCCIOと GNDのペア当たり）

QFP （双方向パッドの総数）+（出力パッドの総数）≤ 5（VCCIOと GNDのペア当たり）



DCガイドライン

以下の式で示すように、1つのパワー・ペアにつき連続 12個の出力トップ・ピンおよびボトム・ピンごとに 240 mAの電流制限があります。

ピン +11Σ IPIN < 240 mA（パワー・ペア当たり）ピン

以下の式で示すように、1つのパワー・ペアにつき連続 14個の出力サイド・ピン（左および右）ごとに 240 mAの電流制限があります。

ピン +13Σ IPIN < 240 mA（パワー・ペア当たり）ピン

上記のすべてのケースで、Quartus II ソフトウェアは不正に配置されたパッドに対してエラー・メッセージを生成します。IPINは、プログラマブル・ドライブ能力によって異なり、Quartus IIソフトウェアでの設定と同じになります。

Cyclone III FPGA について詳しくは、「The Power Play III Early PowerEstimator User Guide for Cyclone III FPGA」を参照してください。

まとめ Cyclone IIIデバイスの I/O機能によって、低コストの FPGAデバイス・ファミリを活用しながら、ますます複雑になるデザインに対応することができます。Cyclone IIIデバイスは、さまざまな I/O規格との互換性をサポートしており、幅広いアプリケーションに適合します。Quartus IIソフトウェアを利用すれば、Cyclone IIIデバイス・デザインでこのような I/O規格を簡単に使用できるようになります。

また、デザインをコンパイルした後で、パッドとピン、および選択された I/O規格の明確な視覚的表示も得られます。Cyclone IIIデバイスでのI/O規格のサポートを利用して、デザインの柔軟性や集積度を損なうことなく、デザイン・コストを低減できます。


改訂履歴

改訂履歴表 7–12に、本資料の改訂履歴を示します。

表 7–12.改訂履歴

日付＆ドキュメント・バージョン変更内容概要

2007年 3月 v1.0 初版

7. Cyclone III デバイスの I/O - Intel2007 年3 月暫定サポート...

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