陆彦珩 09300720291 指导老师：范益波

陆彦珩09300720291指导老师：范益波

DDR3 SDRAM内存控制器研究与设计

本课题研究的内容• DRAM发展历程概述• DDR3 SDRAM特性及基本操作• Altera DDR3 SDRAM控制器 IP核研究• 内存控制器后端设计• 内存控制器前端设计• 仿真结果

Data Bus Transfer RateExternal Cl ock Freq.I nternal Operati on Freq.

Mem. Core I / O Buf .

133 MHz 533 MHz 1066 Mbps







DDR3- 1066

(PC3- 8500)

Prefetch = 8bi t

DDR2- 533

(PC2- 4200)

Prefetch = 4bi t

DDR- 266

(PC- 2100)

Prefetch = 2bi t

SDR 133MHz

PC133

Prefetch = 1bi t

DRAM发展历程

指令缩写 cs_n ras_n cas_n we_n A10 地址Load Mode Register LMR 0 0 0 0 x Op-

CodeAuto Refresh REF 0 0 0 1 x xPrecharge PRE 0 0 1 0 0 Bank/xPrecharge All PREA 0 0 1 0 1 x

Activate ACT 0 0 1 1 1 Bank/Row

Write WR 0 1 0 0 0 Bank/Col

Write with autoprecharge WRA 0 1 0 0 1 Bank/

Col

Read RD 0 1 0 1 0 Bank/Col

Read with autoprecharge RDA 0 1 0 1 1 Bank/

ColZQ Long ZQCL 0 1 1 0 1 xZQ Short ZQCS 0 1 1 0 0 xNo Operation NOP 0 1 1 1 1 xDeselect DSEL 1 X x x x x

DDR3 SDRAM基本操作

Altera DDR3 SDRAM控制器 IP核

Altera UniPHY物理接口模块图

MemoryControl l erFront-end

DDR3PHY

H.26

4 en

code

r

DDR3SDRAM

MemoryControl l er

Backend

data

control

addr

addr

cmd

data

addr

cmd

data

DAT_fi fo

ADDR_fi fo

Mem_map

Arbi ter

系统应用框图

MemoryControl l erFront -end

DDR3PHY

H.26

4 en

code

r

DDR3SDRAM

MemoryControl l er

Backend

data

control

addr

addr

cmd

data

addr

cmd

data

DAT_fi fo

ADDR_fi fo

Mem_map

Arbi ter

存储器控制器结构• 时钟域的转换• 接口协议转换控制器前端

• 控制器件初始化及自动刷新操作• 发送数据读写所需命令控制器后端

• 调整操作时序• 完成时序自校准物理接口

行缓冲策略Close page policy• 尽可能保持行缓冲关闭Open page policy• 尽可能保持行缓冲打开

ACT NOP NOPNOPNOP NOPWRA NOP(PRE)NOP

D0 D1 D2 D3

ACT NOP NOPNOPNOP NOPWRA NOP(PRE)NOP

Cl ose Page Pol i cy Wri te : Page Empty

D0 D1 D2 D3

WR NOP NOP NOP

D0 D1 D2 D3

NOP PRE ACT NOPNOP WR NOP NOP NOP

D0 D1 D2 D3

Unknown

Unknown

WR NOP NOP NOP

D0 D1 D2 D3

Unknown

Unknown

WR NOP NOP NOP

D0 D1 D2 D3

Open Page Pol i cy Wri te : Page Mi ss

Open Page Pol i cy Wri te : Page Hi t AssumeCtRCD = 2CtRP = 2CtDPL = 2BL(SDRAM) = 4CL = 3

DDR3 SDRAM初始化原理1、维持复位信号有效至少 200微秒，拉高 CKE(时钟使能 )为高电平；2、 CKE变为低电平， 10ns后复位信号失效，再等待 500微秒，直到 CKE变为高

电平；3、至少发送一个 NOP(空操作 )命令或 DESEL(非选中 )命令；4、依次设置 EMR2、 EMR3、 EMR1、 EMR5、执行 ZQCL命令，进行 ZQ校准； 6、等待锁相环相位锁定和 ZQ校准完成。

DDR3_ctl

DDR3_si g_ff

DDR3_dat_ff

i ni t_ctl

ref _ctl

cmd_ctl

dat_ctl

control

control

data

addr

control

status

command

addr

ddr3_dqm

ddr3_dqs

data

基于 close page policy的控制器后端模块框图

c_wai t

c_ready c_ref _w

c_ref

c_act

c_rda c_wra

ddr3_mcb_bb&&～ref _al ert

ddr3_mcb_i _ready

ref _req

c_wr_wc_rd_w

c_act_w

ddr3_mcb_wr_n ～ddr3_mcb_wr_n

基于 close page policy的控制器后端状态机

DDR3_ctl

DDR3_si g_ff

DDR3_dat_ff

i ni t_ct l

ref _ctl

cmd_ctl

dat_ctl

control

control

data

control

status

command

addr

ddr3_dqm

ddr3_dqs

data

row_ctladdr

control

addr

基于 open page policy的控制器后端模块框图

基于 open page policy的控制器后端状态机c_wai t

c_ready

c_prea

c_ref

c_prec

c_act

c_wr c_rd

ddr3_mcb_i _ready

ref _req

row_mi ss

row_emptyrow_hi t&&

～ddr3_mcb_wr_n row_hi t&&ddr3_mcb_wr_n

控制器前端设计AX

Iin

terf

ace

Two-

port

SRAM

H.26

4 en

code

r

AXI bus

data

control MCB

inte

rfac

edataMemory

Control l erBackend

data

control

addr

仿真结果

谢谢！Q&A

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