08/01/17 A. Matsuzawa, Titech 1
Mixed signal systems and integrated circuits
Akira Matsuzawa
Tokyo Institute of Technology
08/01/17 A. Matsuzawa, Titech 2
PLL system
• PLL system and it’s applications• Type II PLL• Clock and Data recovery system• Clock recovery circuits• Frequency synthesizer• Delay Locked Loop
08/01/17 A. Matsuzawa, Titech 4
PhaseDetector
Filter(LPF)
Voltage ControlledOscillator
FrequencyDivider
PLL System
PLL is the negative feedback system for making the phase of output signal to be equal to that of input signal.Through this process, frequencies of the two signals become equal completely.
Output signalInput signal
Vc( )oipPD KV θθ −=
iθoθ
cvco V∝ω
Basic construction of a PLL systemReference signal
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Application of PLL: Clock generator in LSI
Current LSI has at least one PLL to generate internal clocks.
Xtal oscillator
Freq. divider
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Application of PLL: Clock reconstruction
Digital recording system and digital network system need clock reconstruction from digital data.
伝送される信号はデータのみ
PLL
データのみからデータをラッチできるクロックを再生する
08/01/17 A. Matsuzawa, Titech 7
Application of PLL: Accurate frequency synthesis
Wireless system needs accurate and arbitral frequency generation.
LNA
PLL Synthesizer
Div. DMP
BPF BPF
Mixer
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Required performance for internal clock generator
Low frequency jitter is most important for internal clock generator
オシロスコープ信号発生器
PFD LPF
VCODiv.
位相ジッタ
入力信号
出力信号
タイムインターバルアナライザ信号発生器
PLL
タイムインターバルアナライザ信号発生器
PLL
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Required performance for clock recovery
Smaller BER is key. Data should be latched at the center of eye-pattern.
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Required performance for freq. synthesizer
Low phase noise is key for frequency synthesizer.
Wanted signal
Adjacent blocking signal
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Charge pump PLLCurrent PLL systems use PFD and charge-pump
VCO
REF_IN
VCO_IN
VCO_UP
VCO_DOWN
Divider
CP
LPF
PFD
入力信号
分周器出力
エッジ差の分だけ位相比較器からパルスが出力される
VCOの制御電位が上昇する
チャージポンプ回路のスイッチが入り電流パルスがフィルタを充電する
VCOの発振周波数が高くなり次の立ち上がりエッジのタイミングが早くなるので入力信号との位相差が小さくなる
Timing difference→Pulse width
Input pulse
Output pulse from divider
Pulse width →Charge Q
Charge Q →Voltage dV
Voltage dV→ Frequency df
08/01/17 A. Matsuzawa, Titech 13
Waveforms in PLL system
LPF output is a integration of phase difference
08/01/17 A. Matsuzawa, Titech 14
Filter condition
The highest cutoff frequency of the filter should be 1/10 of that of input frequency.
08/01/17 A. Matsuzawa, Titech 15
PFD
UP signal: positive phase differenceDOWN signal: negative phase difference
Tpd of NAND gate and reset time of D F/F
VCO_UPREF_IN
VCO_IN
VCO_DOWN
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Dead zone
位相差
デッドゾーン
電流又は電圧パルス量
REF_IN
VCO_IN
UP
DOWN
Δφ
UP
DOWN
The minimum pulse width is determined by delay time of reset circuit
Short delay time of reset circuit causes glitch.Furthermore this glitch results in dead zone of PFD.
Insert the some logic gates to the reset circuit to increase pulse widthAnd reduce the dead zone.
Phase difference
Analog value
08/01/17 A. Matsuzawa, Titech 17
Frequency detect ability of PFD
PFD generates UP signals when frequency difference is positive.PFD generates DOWN signals when frequency difference is negative.Therefore PFD has a frequency detect ability.
Phase difference
Analog value
08/01/17 A. Matsuzawa, Titech 18
Charge pumpCharge pump generates the charge which is proportional to the pulse duty.Filter converts this charge to voltage. Zero phase condition can be realized, since Vout can be kept constant when no UP or DOWN signals occur.
UP
Vout
Time
A
B
)rad/A(2I
K
KI
pPD
PDPD
π
θ∆
=
⋅=
π2
θ∆
UP
DOWN
A
BCp
Ip
Vout
Ip
φ∆π s
1C2
I)s(V
p
pout ⋅=
08/01/17 A. Matsuzawa, Titech 20
Voltage Controlled Oscillator
Design points Proper tuning rangeLow jitter and phase noiseLow power supply noise and stabilityHigh linearity for V to f characteristics
Vcntr is low
VCOVcntr
cntrVCOfrout VK ⋅+= ωω
Freq
uenc
y Vcntr is high
Vmin VmaxVcenter
ωmax
ωmin
ωfr
Vcont
08/01/17 A. Matsuzawa, Titech 21
Current starved Ring oscillator
This ring oscillator is widely used for the digital clock generator in LSI
Vcntr
IVCO
Ring Oscillator (Odd stages)
Current sourse
VDDCNIf
)WLWL(C25
)WLWL(C23)WLWL(CCCC
tot
VCOosc
nnppox
nnppoxnnppoxinouttot
⋅⋅=
+=
+++=+=
Merit: easy implementation on LSIIssue: large jitter noise
08/01/17 A. Matsuzawa, Titech 22
Phase and frequencyAngular frequency is the time derivation of phase Phase change is faster when
the frequency is higher.
time
time
位相
ππ2
π3π4
time
time
位相
ππ2
π3π4
tsinV)t(V 0a ω=
0ωdtdφω ≡ V1
V2
21 ωω >
tsinV)t(V 1a1 ω=
tsinV)t(V 2a2 ω=
V1
V2
08/01/17 A. Matsuzawa, Titech 23
How change the phase
We can change the phase by controlling VCO voltage
Phase is the time integration of phase.
1ω2ω
1ω2ω
)t(ω
)t(φ
)t(Vt
φ∆
∫ += 0dt φωφ
contVCO0out VKVCO frequency
+= ωω
( )( )∫
∫++=
+=
0contVCO0a
0a
dt)t(VKtcosV
dtcosV)t(V
φω
φω
∫= dt)t(VK contVCOexφ
We can change the phase by controlling VCO voltage
VCO control voltage
08/01/17 A. Matsuzawa, Titech 24
Side effect of VCO control
VCO control causes side band.
tcosV)t(V mmcont ω=
( ) ⎟⎟⎠
⎞⎜⎜⎝
⎛+=+= ∫ tsinVKtcosVdtVKtcosV)t(V m
m
mVCO0acontVCO0aout ω
ωωω
⎟⎟⎠
⎞⎜⎜⎝
⎛⋅−⎟⎟
⎠
⎞⎜⎜⎝
⎛⋅= tsinVKsintsinVtsinVKcostcosV m
m
mVCO0am
m
mVCO0a ω
ωωω
ωω
⎟⎟⎠
⎞⎜⎜⎝
⎛<<⎟⎟
⎠
⎞⎜⎜⎝
⎛⋅−≈ rad1Vif,tsinVKtsinVtcosV
m
mm
m
mVCO0a0a ω
ωω
ωω
( ) ( ){ }tcostcos2VKVtcosV m0m0
m
mVCOa0a ωωωω
ωω +−−−≈
08/01/17 A. Matsuzawa, Titech 25
Low pass filter action of VCOVCO act as a low pass filter to the control voltage signal
( )
⎟⎟⎠
⎞⎜⎜⎝
⎛+=
=
+=
+=
∫
tsinVKtcosA)t(y
tcosV)t(V:exampleFor
dtVKtcosA)t(y
VK
mmm
VCOfr
mmcntr
cntrVCOfr
cntrVCOfrout
ωω
ω
ω
ω
ωω
High frequency component in Vcntr can be suppressed Low frequency component in Vcntr can't be suppressed
08/01/17 A. Matsuzawa, Titech 26
Simple model of type II PLLType II PLL needs zero for stabilizing
+sKv
)s(inΦ1/N)s(outΦ
s1
C2I
p
p ⋅π
logω
logω位相
+ sKv
)s(inΦ
1/N
)s(outΦ
s1
C2I
p
p ⋅π
openHlog20
-90 °
-135 °-180°
-40db/dec
-20db/dec
Two poles at zero frequency
Add zero for stabilizing
Oscillation
2v
p
p
openin
out
NsK
C2I
)s(πΦ
Φ=
NC2KI
s
1NC2
KI)s(H
p
vp2p
vp
ππ
+⋅=
NC2KI
jsp
vp2,1p π
±=
Open loop transfer function Without zero
With zero
Without zero
Closed loop transfer function
Two poles on the J axis Unstable
08/01/17 A. Matsuzawa, Titech 27
Charge pump PLL with zero
UP
DOWN
A
B
Cp
Ip
Vout
Ip
Rp
NsK
sC1R
2I
)s( v
pp
p
openin
out⎟⎟⎠
⎞⎜⎜⎝
⎛+=
πΦΦ
( )
NC2KI
sN2RKI
s
1NC2
1sCRKI)s(H
p
vppvp2p
ppvp
πππ
++⋅
+=
2nn
2z
2n
LPz
LP2
zLP
s2s
s1
KsKs
s1K)s(H
ωζωω
ω
ωωω
ωω
++
⎟⎟⎠
⎞⎜⎜⎝
⎛+
=++
⎟⎟⎠
⎞⎜⎜⎝
⎛+
=
πωωζ
πωω
πωω
2CIK
2R
21,
C2IK
K
,C2
I,
CR1,
NKK
ppp
z
n
p
pLPn
p
pLP
ppz
v
⋅=⋅=
⋅==
==≡Damping time constant
KIR421
pp2n
z
n
πωω
ζω==
Insert the resistor for making zero
Open loop transfer function
Closed loop transfer function
08/01/17 A. Matsuzawa, Titech 28
Stability
Larger IpK is suitable for good stability
logω
logωPhase
openHlog20
-90 °-135 °
σx
ωj
z2ω−
ϕ
zω−
1S 2nn2,1p −±= ζωζω
zωIpK increases
IpK increases1when =ζ
1when >ζ
ϕζ cos=
x
x
Become unstablewhen IpK is reduced
-180°
Become stablewhen IpK is increased
08/01/17 A. Matsuzawa, Titech 29
Improvement of zero-added PLL
Rp is needed for system stability, however this reduces signal suppression for high frequency.Then the control voltage of VCO contains high frequency ripple to increase phase noise and jitter.Add the small capacitor C2 to suppress this effect.
( )CRR1
CR1
21lp
2z
+=
=
ω
ω
lp
zs1
s1)s(F
ω
ω
+
+=
R1
R2
C
zωlpω ω
UP
DOWN
A
B
Ip
Ip
Add this capacitor
Vout
Cp
Rp
C2
10C
5C
C pp2 ~≈
08/01/17 A. Matsuzawa, Titech 30
Phase error response for frequency change
2nn
2
2
2nn
2z
nn
2
e s2ss
s2s
s2s)s(H1)s(H
ωζωωζωωωζω
++ +=
+
⎟⎟⎠
⎞⎜⎜⎝
⎛−+
=−=
)(tω∆
)(teθ
t
t
)(tω∆
t
Ramped frequencychange
)(teθ
tLPe K
)t(ωω∆θ =
Sudden frequency change
0)s(slim)t(s
)s(H)s(
e0se
2ee
==∞→
=
→θθ
ω∆θ
2n
e0se
3ee
1)s(slim)t(
s)s(H)s(
ωθθ
ω∆θ
==∞→
=
→
Error becomes zeroCauses constant error
If the frequency change rate is constant,The phase error is constant and the magnitudeIs inversely proportional to Kωlp.
If phase error caused by sudden frequency change is not larger than linear phase comparison range, PLL can stay in lock condition.
08/01/17 A. Matsuzawa, Titech 31
Noise transfer characteristics
PLL has some noise sources and they reduces PLL performance.Proper filter design can reduce these noise effects.
+ F(s)s
Kv
1/N
LPF VCO
+in_nϑ
cont_nv vco_nϑ
1) Input signal jitter and phase noiseVCO jitter and phase noise
Noise on the VCO control voltage
Input signal jitterand phase noise
inout )s(H)s( ΦΦ ⋅=
2) VCO jitter and phase noise
( )VCO_ne
VCO_nout
)s(H)s(H1)s(
ΦΦΦ
⋅=
⋅−=
3) Noise on the VCO control voltage
s)s(H)s( VCO_n
eoutω
Φ ⋅=
08/01/17 A. Matsuzawa, Titech 32
Frequency characteristics of transfer function for different noise sources
Freq.
LPF
BPF
HPF
2) VCO jitter and phase noise
1) Input signal jitterand phase noise
3) Noise on the VCO control voltage
08/01/17 A. Matsuzawa, Titech 33
Optimization for filter characteristics
Adjust filter bandwidth so as to make each noise intensity equal.This gives minimum noise as a whole.
Lower filter bandwidth Higher filter bandwidth
位相誤差応答特性
周波数
利得
位相応答特性
入力位相ノイズの出力への影響
VCO位相ノイズの出力への影響
VCO位相ノイズ
08/01/17 A. Matsuzawa, Titech 34
Jitter accumulation
Increase PLL bandwidth to suppress jitter accumulation.
アキュームレーションジッタトリガポイント
クロック数
規格化されたジッタ量
Parameter is Filter BW/clock freq.Accumulated jitter
Clock number
Nor
mal
ized
Jitte
r
08/01/17 A. Matsuzawa, Titech 35
Phase noise spectrum and Jitter
1-e-jωT
スペクトル強度(確率分布)
1-e-jωT
ω
スペクトル強度(確率分布)
Cycle to Cycle Jitta
N cycle jitter (n=5)
∫∞ −−=
0
2nTj2n )e1()(SP ωω
S(ω): Phase noise spectrum of VCO N: cycle number T:oscillation period
Pn: Phase noise of VCO that contributes to phase jitter.
08/01/17 A. Matsuzawa, Titech 36
Jitter detection
1.S. Dosho, N. Yanagisawa, and A, Matsuzawa, “A Background Optimization Method for PLL by Measuring Phase Jitter Performance,” IEEE J. Solid-State Circuits, vol. 40, pp. 941 - 950, Apr. 2005.
08/01/17 A. Matsuzawa, Titech 37
Jitter detection
Latching the phase conditions of ring oscillator can detect the jitter.
144 states in one period =0.7% Conventional jitter is 1%
1
0
2
3
4
5
10 2 3 4 54 5 10
Input Clock
VCO Clock
1.S. Dosho, N. Yanagisawa, and A, Matsuzawa, “A Background Optimization Method for PLL by Measuring Phase Jitter Performance,” IEEE J. Solid-State Circuits, vol. 40, pp. 941 - 950, Apr. 2005.
08/01/17 A. Matsuzawa, Titech 38
Jitter detection
Jitter is the phase difference between current status and one previous clock status.
1.S. Dosho, N. Yanagisawa, and A, Matsuzawa, “A Background Optimization Method for PLL by Measuring Phase Jitter Performance,” IEEE J. Solid-State Circuits, vol. 40, pp. 941 - 950, Apr. 2005.
08/01/17 A. Matsuzawa, Titech 39
Jitter optimization
Jitter can be suppressed by optimizing filter coefficients.
1.S. Dosho, N. Yanagisawa, and A, Matsuzawa, “A Background Optimization Method for PLL by Measuring Phase Jitter Performance,” IEEE J. Solid-State Circuits, vol. 40, pp. 941 - 950, Apr. 2005.
08/01/17 A. Matsuzawa, Titech 40
Design of Lag-Lead filterPole zero location for maximum phase margin.
R
C1
C2
pω
apω
paω
Gai
n (d
B)
bandwidthloop:pω
( )( )
( )
1
1
22
2
121
2p
vc2
2p
21p
2p
vc
1
22
p2
p1
CR
1aC1CC
1NKI
a1
111
NKIC
a1,a
τττ
ωτω
τωωτ
τ
ωτ
ωτ
=
−=⎟⎟⎠
⎞⎜⎜⎝
⎛−=
=+
+=
==0
Phas
e
-180°
Phase margin
a:=4 conventionally
08/01/17 A. Matsuzawa, Titech 41
Exercise
bandwidthLoop:KHz700fuencyOutputfreq:MHz396fquencyferencefreRe:MHz33f
currentpunpeargCh:uA33IgainVCO:V/MHz580K
p
o
r
c
v
=====
Determine R1, C1, C2
Find ζfactordumpingthe
08/01/17 A. Matsuzawa, Titech 43
PLLの応用:クロックの再生デジタル記録やデジタルネットワークではデジタルデータからクロックを抽出する必要がある。
通常動作と異なり、PLLの入力信号は連続ではないので特別な構成が必要となる
データが発生したときのみ動作する位相比較器が必要
伝送される信号はデータのみ
PLL
データのみからデータをラッチできるクロックを再生する
できるだけアイパターンの中心でデータをたたく必要がある。
定常位相誤差
このようなクロックを作らなければならない
08/01/17 A. Matsuzawa, Titech 44
データ抽出型PLLの構成
D Q D Q
V1 V2
Data
Fdiv
Q1 Q2
VCO
Divider
CP
LPFData
Fdiv
V1
V2
入力信号
Hogge’s PFD
Hoggeの位相比較器
V1のパルス幅とV2のパルス幅の比較により位相差の検知が可能
V1, V2でチャージポンプを駆動することにより
位相が一致するまで帰還がかかる
08/01/17 A. Matsuzawa, Titech 45
Hoggeの位相比較器の動作データ抽出回路の入力は周期パルスが絶えず入力されているわけではないのが問題
T/2 T/2
Data
Q1
Q2
Fdiv
V2
V1
Q1とQ2の位相差は常にFdivの半周期(T/2)となる
従ってV2パルスの幅も常にT/2
V1パルスの幅はData位相の従って変化する
位相差信号はデータの変化点でのみ出力される
D Q D Q
V1 V2
Data
Fdiv
Q1 Q2
Hogge’s PFD
DataをFdiv(up)でたたいたF/Fの出力
Q1をFdiv(down)でたたいたF/Fの出力
位相の進み遅れによりパルス幅が変化
V1のパルス幅とV2のパルス幅の比較により位相差の検知が可能
08/01/17 A. Matsuzawa, Titech 47
Hoggeの位相比較器の引き込み特性
VCO制御電圧
時間
位相周波数比較器では常に正の比較電圧が出力されるので周波数引き込み能力が高い
位相比較器では負の比較電圧が出力される期間があり周波数
引き込み能力は低い
位相周波数比較器によるPLLの応答
位相数比較器によるPLLの応答
08/01/17 A. Matsuzawa, Titech 49
正の直流信号が発生する理由
ロック電圧とそのときのVCO制御電圧の差は周波数を表す。VCOの電圧が高いほど周波数が低いことを意味する。波形の周期は周波数差を表している。
周波数が高く、歪が少ない
周波数が低く、歪が大きい
周波数差が大きいとゆっくりとしか引き込まない
08/01/17 A. Matsuzawa, Titech 50
引き込み範囲
引き込み範囲:波形歪によって発生する直流電圧がPLLのオフセット以上のとき
歪みで発生する直流成分
Δωo
分周器出力と入力信号の初期周波数差
位相比較器を用いたPLLは初期周波数差がある程引き込みにくい
引き込み範囲
PLLのオフセット要因
08/01/17 A. Matsuzawa, Titech 51
T/2ディレイ方式のデータ抽出PLL回路データ遷移タイミングのみPFDを動作させることで誤動作を抑制している
PFD
VCO_IN
VCO_UP
VCO_DOWN
T/2-PulseGenerator
REF_INSet
VCO
Divider
CP
LPFData
T/2パルス出力
入力データ
位相比較器の状態
Active Active Active
分周器出力
Sleep Sleep Sleep Sleep Sleep Sleep
D Q
R
D Q
R
DQ
R
REF_IN
VCO_UP
VCO_DOWN
VCO_IN
SET
データの遷移時にのみT/2パルスを発生
データ遷移タイミングのみPFDを動作
08/01/17 A. Matsuzawa, Titech 53
周波数引き込みの高速化
周波数がずれているときのみ発生
周波数がずれているときのみ発生
周波数が一致しているときのみ発生
D Q
R
D Q
R
D Q
R
D Q
R
REF_IN
VCO_IN
VCO_UP
VCO_DOWN
周波数がずれているときのみ全周期に亘り同じ論理状態を出し続ける
08/01/17 A. Matsuzawa, Titech 56
PLLの応用:正確な任意周波数の発生
ワイアレスシステムでは正確な任意周波数を発生することが求められる。
更に位相ノイズやスプリアスが低くなければならない
LNA
PLL Synthesizer
Div. DMP
BPF BPF
Mixer
08/01/17 A. Matsuzawa, Titech 57
最も簡単な周波数シンセサイザー
この方式では入力周波数を分周で低下させているのでPLLの応答は遅くなる→これは使えない
MNFF inout = ループフィルターの帯域は入力周波数
の1/10以下でなければいけない。
08/01/17 A. Matsuzawa, Titech 58
Dual-Modulus PrescalerDual-modulus divide-by-4/5 prescaler
1/4
1/5
realize N and N+1 frequency divider
08/01/17 A. Matsuzawa, Titech 60
デュアルモデュラスプリスケーラとパルススワローカウンター
VCO
REF_IN
VCO_IN
VCO_UP
VCO_DOWN
入力信号
PFD
CP LPF
分周比=N+1
分周比=N
P-Counter
S-Counter
任意の整数分周が可能である
出力周波数は入力周波数の整数倍
動作は遅い
{ }( )SPNF
N)SP()1N(SFFin
inout
+=−++=P>S である。
最初に分周比は(N+1)に設定されているPカウンターとSカウンターは同時に(N+1)分周出力をカウントするSカウンターがSに等しくなったとき分周比(N)に切り替えるPカウンターがこの出力をカウントする。PカウンターがPに等しくなったときに1を出力し、PカウンターとSカウンターをリセットする
08/01/17 A. Matsuzawa, Titech 61
Fractional N分周方式シンセサイザ
PLLの入力周波数を極めて高くできるためPLLのフィルター帯域を上げることができるしたがって応答の速いシンセサイザーが実現できる。
ただし欠点は分周比がNとN+1で発振周波数が変わってしまい出力スペクトラムに切り替えスイッチングノイズが発生することである。
分周の切り替えにアキュムレータのオーバーフローを用いる最初は分周比をNに設定する最大値がXのアキュムレータに入力クロック毎にnを加えるオーバーフローが生じたときのみ分周比をN+1にする。
( )
XnN
XnNm
NX
nmm1NX
nmm
Xnmm
Xnm
+=
⎟⎠⎞
⎜⎝⎛ +=
⋅⎭⎬⎫
⎩⎨⎧ ×
−++⋅×
×−
×
したがって、分周比
クロック中の分周数は
ていない回数はオーバーフローが生じ
ている回数は オーバーフローが生じ
08/01/17 A. Matsuzawa, Titech 62
ΣΔ変調を用いたFractional N分周方式シンセサイザ
アキュムレータで分周比を切り替える方式では一定周期で分周比が変化するために発振周波数に対して特定の周波数で変調がかかり特定スペクトラムになる。そこで、ΣΔ変調技術を用いて切り替え回数は平均的に同じになるよう、高速にランダムに切り替えるようにしたのがΣΔ変調を用いたFractional N分周方式のシンセサイザーである。高速で切り替えることによりPLLのフィルター作用やVCO自体のフィルター作用で高周波ノイズが減少して特定周波数のスプリアスが下がる。
Accumulator
fN
fN+1
VcN VcN+1
f des
Vdes
10 <<α
αtimes N+11-αtimes N ( ) ( )[ ] [ ]ααα +⋅=⋅−++⋅⋅= NFN11NFf refrefout
08/01/17 A. Matsuzawa, Titech 63
分数分周周波数シンセサイザの設計
●ノイズスペクトルを計算する必要がある。
VCO位相ノイズ VCO位相ノイズに対する
ループフィルタ特性
フィルタ後のVCO位相ノイズ
ω
ノイズ強度(dBc)
シミュレーション(SpectreRF)から求められる。
理論計算より求められる。
●PLLの応答帯域(ループバンド幅)を調整し、VCOノイズと量子化ノイズが最小になるように調整する。
08/01/17 A. Matsuzawa, Titech 65
DLLクロックに同期して位相を分割したパルスが欲しいときはDLLを用いる
P0
P1
P2
P3
P4
SC2I
)s(V
p
pcont
π∆Φ=
PD CP伝達関数が1次で与えられるので回路は作りやすい
ただし、擬似ロックに注意が必要である。
電圧バッファ
Cp遅延回路
VcontCLKin 遅延回路はミスマッチ容量などに注意のこと
大きなデバイスサイズと注意深いレイアウトが必要
P1 P2 P3 P4P0
p
vcdpp
p
in
out
C2KI
;s1
1)s(H)s(π
ω
ωΦΦ
=+
==
p
pe s1
s
)s(H1)s(H
ω
ω
+=−=
08/01/17 A. Matsuzawa, Titech 67
DLLの誤動作初期位相を決めないとロックしないことが起こる
CP out
Ref CLK Delayed CLK
正しい比較エッジCP初期電位0V(ロック)
CP初期電位500mV(ロックしない)
CP out
Ref CLK Delayed CLK
比較されるべきエッジ
実際比較しているエッジ
LIN・・・・・・
VCDL RST
VCDL RST
L
H
L H
H
OUT
64 TAP
VCDL RST解除時LOWに遷移
08/01/17 A. Matsuzawa, Titech 68
参考文献
• B. Razavi著 黒田忠弘監訳「RFマイクロエレクトロニクス」丸善• B. Razavi, “Monolithic Phase-Locked Loops and Clock
Recovery Circuits:Theory and Design,” IEEE Press.• B. D. Muer and M. Steyaert, “CMOS Fractional-N
Synthesizers,” Kluwer.• F. M. Gardner, “ Charge-Pump Phase-Locked Loops,” IEEE,
Tran. Commun. Vol. COM-28, pp. 1849-1858, Nov. 1980.• C. R. Hogge, Jr. “Self Correcting Clock Recovery Circuit,”
IEEE, Journal of Light wave Technology, Vol. LT-3, pp.312-1314, Dec. 1985.
• そのほか、この分野ではJ. G. Maneatis氏が技術開発リーダであるので彼の論文は参考になろう
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