Virtex-7T/XT FPGA DC AC...Virtex-7T/XT FPGA データシート: DC 特性および AC...

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DS183 (v1.28) 2019 年 3 月 13 日 japan.xilinx.comProduction 製品仕様 1

概要

Virtex®-7 T/XT FPGA には、 -3、 -2、 -1、 -2L のスピードグレードがあり、-3 スピードグレードのパフォーマンスがも高くなっています。-2L デバイスは 1.0V の VCCINT 電圧で動作し、大スタティック消費電力がより低くなります。 -2L デバイスのスピード仕様は -2 スピードグレードと同じです。 -2G スピードグレードは、スタックドシリコンインターコネクト (SSI) テクノロジを採用したデバイスに提供されています。このスピードグレードは標準の -2 スピードグレードのスピード仕様に加えて、 12.5Gb/sGTX トランシーバーまたは 13.1Gb/s GTH トランシーバーをサポートします。

Virtex-7 T/XT FPGA の DC 特性および AC 特性は、コマーシャル、拡張、インダストリアル、ミリタリグレードの温度範囲に対して指定されていますが、特記のない限り、同一スピードグレードのパラメーターの値は、動作温度範囲を除いてコマーシャルとインダストリアルで同じです。つまり、-1M スピードグレードミリタリデバイスと -1C スピードグレードコマーシャルデバイスのタイミング特性は同じです。ただし、スピードグレードやデバ

イスによっては、インダストリアルデバイスで入手できない場合があります。

電源電圧およびジャンクション温度の仕様はすべて、ワーストケースの値です。ここに記載されたパラメーターは、頻繁に使用されるデザインや一般的なアプリケーションに共通のものです。

使用可能なデバイスとパッケージの組み合わせは、次のデータシートに記載されています。

• 『7 シリーズ FPGA データシート : 概要』 (DS180: 英語版、日本語版)

• 『防衛グレード 7 シリーズ FPGA 概要』 (DS185: 英語版、日本語版)

この Virtex-7 T/XT FPGA データシートを含む、 7 シリーズFPGA に関するすべての資料は、ザイリンクスのウェブサイト(japan.xilinx.com/7) から入手できます。

DC 特性

Virtex-7 T/XT FPGA データシート :DC 特性および AC スイッチ特性

DS183 (v1.28) 2019 年 3 月 13 日 Production 製品仕様

表 1 : 絶対最大定格(1)

シンボル説明最小最大単位

FPGA ロジック

VCCINT 内部電源電圧 -0.5 1.1 V

VCCAUX 補助電源電圧 -0.5 2.0 V

VCCBRAM ブロック RAM メモリの電源電圧 -0.5 1.1 V

VCCO3.3V HR I/O バンクの出力ドライバー電源電圧 -0.5 3.6 V

1.8V HP I/O バンクの出力ドライバー電源電圧 -0.5 2.0 V

VCCAUX_IO 補助電源電圧 -0.5 2.06 V

VREF 入力基準電圧 -0.5 2.0 V

VIN(2)(3)(4)

3.3V HR I/O バンクの I/O 入力電圧 -0.40 VCCO + 0.55 V

1.8V HP I/O バンクの I/O 入力電圧 -0.55 VCCO + 0.55 V

VREF、および TMDS_33 を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のとき)(5) -0.40 2.625 V

VCCBATT キーメモリ用のバックアップバッテリ電源電圧 -0.5 2.0 V

GTX および GTH トランシーバー

VMGTAVCC GTX/GTH トランスミッターおよびレシーバー回路のアナログ電源電圧 -0.5 1.1 V

VMGTAVTT GTX/GTH トランスミッターおよびレシーバー終端回路のアナログ電源電圧 -0.5 1.32 V

VMGTVCCAUX GTX/GTH トランシーバーの補助アナログクワッド PLL (QPLL) 電源電圧 -0.5 1.935 V

VMGTREFCLK GTX/GTH トランシーバーの基準クロックの絶対入力電圧 -0.5 1.32 V

http://japan.xilinx.com

https://japan.xilinx.com/7

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds185-7SeriesQ-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds180_7Series_Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds180_7Series_Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds180_7Series_Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds185-7SeriesQ-Overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds185-7SeriesQ-Overview.pdf

https://japan.xilinx.com/about/feedback.html?docType=Data_Sheets&docId=DS183&Title=Virtex-7%20T%2FXT%20FPGA%20%26%2312487%3B%26%2312540%3B%26%2312479%3B%26%2312471%3B%26%2312540%3B%26%2312488%3B%3A%20DC%20%26%2329305%3B%26%2324615%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%20AC%20%26%2312473%3B%26%2312452%3B%26%2312483%3B%26%2312481%3B%26%2329305%3B%26%2324615%3B&releaseVersion=1.28&docPage=1

Virtex-7 T/XT FPGA データシート : DC 特性および AC スイッチ特性


VMGTAVTTRCALGTX/GTH トランシーバーカラムの抵抗キャリブレーション回路のアナログ電源電圧

-0.5 1.32 V

VIN レシーバー (RXP/RXN) およびトランスミッター (TXP/TXN) の絶対入力電圧 -0.5 1.26 V

IDCIN-FLOAT RX 終端 = フローティングのとき、レシーバー入力ピンの DC 入力電流 – 14 mA

IDCIN-MGTAVTT RX 終端 = VMGTAVTT のとき、レシーバー入力ピンの DC 入力電流 – 12 mA

IDCIN-GND RX 終端 = GND のとき、レシーバー入力ピンの DC 入力電流 – 6.5 mA

IDCOUT-FLOAT RX 終端 = フローティングのとき、トランスミッターピンの DC 出力電流 – 14 mA

IDCOUT-MGTAVTT RX 終端 = VMGTAVTT のとき、トランスミッターピンの DC 出力電流 – 12 mA

XADC

VCCADC GNDADC に対する XADC 電源電圧 -0.5 2.0 V

VREFP GNDADC に対する XADC 基準入力 -0.5 2.0 V

温度

TSTG ストレージ温度 (周囲) -65 150 °C

TSOLPb/Sn コンポーネントの大はんだ付け温度(6) – +220 °C

Pb フリーコンポーネントの大はんだ付け温度(6) – +260 °C

Tj 大ジャンクション温度(6) – +125 °C

注記 :

1. この表の絶対大定格を超える条件下では、デバイスが恒久的に破損する可能性があります。ここに示す値は大定格値であり、この条件および

推奨動作条件以外の状態でデバイスが動作することを示すものではありません。また、デバイスを絶対大定格の状態で長時間使用すると、デバ

イスの信頼性が低下する可能性があります。

2. より低い絶対電圧値が常に適用されます。

3. I/O の動作は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) を参照してください。

4. 大定格の制限は DC 信号に適用されます。大のアンダーシュート /オーバーシュート AC 仕様については、表 4 および表 5 を参照してください。

5. TMDS_33 仕様は、表 10 を参照してください。

6. はんだ付けのガイドラインおよび温度条件は、『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版) を参

照してください。

表 2 : 推奨動作条件(1)(2)

シンボル説明最小標準最大単位

FPGA ロジック

VCCINT(3)

内部電源電圧 0.97 1.00 1.03 V

0.9V 標準で動作するよう電圧識別 (VID) ビットをプログラムした -1Cデバイスの内部電源電圧(4)

0.87 0.90 0.93 V

VCCBRAM(3)

ブロック RAM 電源電圧 0.97 1.00 1.03 V

0.9V 標準で動作するよう電圧識別 (VID) ビットをプログラムした -1Cデバイスのブロック RAM 電源電圧(4)

0.87 0.90 1.03 V

VCCAUX 補助電源電圧 1.71 1.80 1.89 V

VCCO(5)(6) 3.3V HR I/O バンクの電源電圧 1.14 – 3.465 V

1.8V HP I/O バンクの電源電圧 1.14 – 1.89 V

VCCAUX_IO(7) 1.8V に設定時の補助電源電圧 1.71 1.80 1.89 V

2.0V に設定時の補助電源電圧 1.94 2.00 2.06 V

VIN(8)

I/O 入力電圧 -0.20 – VCCO + 0.2 V

VREF、および TMDS_33 を除く差動 I/O 規格の I/O 入力電圧 (VCCO =3.3V のとき)(9)

-0.20 – 2.625 V

表 1 : 絶対最大定格(1) (続き)

シンボル説明最小最大単位

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug475_7Series_Pkg_Pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug475_7Series_Pkg_Pinout.pdf




IIN(10) クランプダイオードが順方向バイアスであるときの、電源がオンあるい

はオフのバンクにあるピンの大電流

– – 10 mA

VCCBATT(11) バッテリ電圧 1.0 – 1.89 V

GTX および GTH トランシーバー

VMGTAVCC(12)

GTX/GTH トランシーバー QPLL 周波数範囲が 10.3125GHz(13)(14) の場合のアナログ電源電圧

0.97 1.0 1.08 V

GTX/GTH トランシーバー QPLL 周波数範囲が > 10.3125GHz の場合のアナログ電源電圧

1.02 1.05 1.08 V

VMGTAVTT(12) GTX/GTH トランスミッターおよびレシーバー終端回路のアナログ電源

電圧1.17 1.2 1.23 V

VMGTVCCAUX(12) トランシーバーの補助アナログクワッド PLL (QPLL) 電源電圧 1.75 1.80 1.85 V

VMGTAVTTRCAL(12) GTX/GTH トランシーバーカラムの抵抗キャリブレーション回路のアナ

ログ電源電圧1.17 1.2 1.23 V

XADC

VCCADC GNDADC に対する XADC 電源電圧 1.71 1.80 1.89 V

VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

温度

Tj

コマーシャル (C) 温度仕様デバイスのジャンクション温度範囲 0 – 85 °C

拡張 (E) 温度仕様デバイスのジャンクション温度範囲 0 – 100 °C

インダストリアル (I) 温度仕様デバイスのジャンクション温度範囲 -40 – 100 °C

防衛 (M) 温度仕様デバイスのジャンクション温度範囲 -55 – 125 °C

注記 :

1. すべての電圧はグランドを基準としています。

2. 電源分配システムのデザインについては、『7 シリーズ FPGA PCB デザインガイド』 (UG483: 英語版、日本語版) を参照してください。

3. VCCINT および VCCBRAM は同じ電源に接続してください。

4. VID ビットの詳細は、アプリケーションノート『電圧識別ビットを使用した消費電力の削減』 (XAPP555: 英語版、日本語版) を参照してください。

5. VCCO が 0V まで降下しても、コンフィギュレーションデータは保持されます。

6. 1.2V、 1.35V、 1.5V、 1.8V、 2.5V (HR I/O のみ)、 3.3V (HR I/O のみ) ±5% の VCCO を含みます。

7. 詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版) の「VCCAUX_IO」セクションを参照してください。

8. より低い絶対電圧値が常に適用されます。

9. TMDS_33 仕様は、表 10 を参照してください。

10. 各バンクの合計が 200mA を超えないようにしてください。

11. VCCBATT は、ビットストリームの暗号化を使用する場合にのみ必要です。バッテリを使用しない場合、 VCCBATT をグランドまたは VCCAUX に接

続してください。

12. 表の各電圧に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明されているフィルター回路が

必要です。

13. データレートが 10.3125Gb/s の場合、消費電力を抑えるには VMGTAVCC を 1.0V ±3% にする必要があります。

14. 消費電力を抑えるには、 CPLL 周波数範囲全体で VMGTAVCC を 1.0V ±3% にする必要があります。

表 3 : 推奨動作条件下での DC 特性

シンボル説明最小標準(1) 最大単位

VDRINTデータを保持するための VCCINT 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

0.75 – – V

VDRIデータを保持するための VCCAUX 電圧(この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

1.5 – – V

IREF 各ピンの VREF リーク電流 – – 15 µA

表 2 : 推奨動作条件(1)(2) (続き)


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug483_7Series_PCB.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp555-Lowering-Power-Using-VID-Bit.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug476_7Series_Transceivers.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug483_7Series_PCB.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp555-Lowering-Power-Using-VID-Bit.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug476_7Series_Transceivers.pdf




IL 各ピンの入力または出力リーク電流 (サンプルテスト ) – – 15 µA

CIN(2) パッドのダイ入力の容量 – – 8 pF

IRPU

VIN = 0V、 VCCO = 3.3V の場合のパッドプルアップ (選択した場合) 90 – 330 µA





IRPDVIN = 3.3V の場合のパッドプルダウン (選択した場合) 68 – 330 µA

VIN = 1.8V の場合のパッドプルダウン (選択した場合) 45 – 180 µA

ICCADC アナログ電源電流、パワーアップ状態のアナログ回路 – – 25 mA

IBATT(3) バッテリ電源の電流 – – 150 nA

RIN_TERM(4)

VCCO/2 (UNTUNED_SPLIT_40) に対するプログラム可能な入力終端のテブナン等価抵抗

28 40 55


35 50 65


44 60 83

n 温度ダイオードの理想係数 – 1.010 – –

r 温度ダイオードの直列抵抗 – 2 –

注記 :

1. 標準値は、標準電圧および 25℃ の条件で指定されています。

2. ここで示した計測結果はパッドのダイ容量であり、パッケージは含まれません。

3. 大値は、 25℃ のワーストケースで指定されています。 XC7VX1140T および XC7V2000T デバイスの場合、表の値にデバイス内の SLR (SuperLogic Region) の数を掛けて求めます。

4. VCCO/2 レベルへの終端抵抗です。

表 4 : 3.3V HR I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

AC 電圧オーバーシュート -55°C ～ 125℃ の UI (%) AC 電圧アンダーシュート -55°C ～ 125℃ の UI (%)

VCCO + 0.55 100

-0.40 100

-0.45 61.7

-0.50 25.8

-0.55 11.0

VCCO + 0.60 46.6 -0.60 4.77

VCCO + 0.65 21.2 -0.65 2.10

VCCO + 0.70 9.75 -0.70 0.94

VCCO + 0.75 4.55 -0.75 0.43

VCCO + 0.80 2.15 -0.80 0.20

VCCO + 0.85 1.02 -0.85 0.09

VCCO + 0.90 0.49 -0.90 0.04

VCCO + 0.95 0.24 -0.95 0.02

注記 :


2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いようにしてください。

表 3 : 推奨動作条件下での DC 特性 (続き)

シンボル説明最小標準(1) 最大単位





表 5 : 1.8V HP I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

AC 電圧オーバーシュート -55°C ～ 125℃ の UI (%) AC 電圧アンダーシュート -55°C ～ 125℃ の UI (%)

VCCO + 0.55 100 -0.55 100

VCCO + 0.60 50.0(3) -0.60 50.0(3)

VCCO + 0.65 50.0(3) -0.65 50.0(3)

VCCO + 0.70 47.0 -0.70 50.0(3)

VCCO + 0.75 21.2 -0.75 50.0(3)

VCCO + 0.80 9.71 -0.80 50.0(3)

VCCO + 0.85 4.51 -0.85 28.4

VCCO + 0.90 2.12 -0.90 12.7

VCCO + 0.95 1.01 -0.95 5.79

注記 :


2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いようにしてください。

3. 20µs 未満しか続かない UI に対応する値です。

表 6 : 標準静止電流

シンボル説明デバイススピードグレード

単位-3 -2G -2 -2L -1 -1M

ICCINTQ VCCINT 静止電流 XC7V585T 1483 1483 1483 1483 1483 N/A mA

XC7V2000T N/A 3756 3756 3756 3756 N/A mA

XC7VX330T 1012 1012 1012 1012 1012 N/A mA

XC7VX415T 1324 1324 1324 1324 1324 N/A mA

XC7VX485T 1578 1578 1578 1578 1578 N/A mA

XC7VX550T 2214 2214 2214 2214 2214 N/A mA

XC7VX690T 2214 2214 2214 2214 2214 N/A mA

XC7VX980T N/A 2580 2580 2580 2580 N/A mA

XC7VX1140T N/A 3448 3448 3448 3448 N/A mA

XQ7V585T N/A N/A 1483 1483 1483 1483 mA

XQ7VX330T N/A N/A 1012 1012 1012 1012 mA

XQ7VX485T N/A N/A 1578 1578 1578 1578 mA

XQ7VX690T N/A N/A 2214 N/A 2214 N/A mA

XQ7VX980T N/A N/A N/A 2580 2580 N/A mA





ICCOQ VCCO 静止電流 XC7V585T 1 1 1 1 1 N/A mA

XC7V2000T N/A 1 1 1 1 N/A mA

XC7VX330T 1 1 1 1 1 N/A mA

XC7VX415T 1 1 1 1 1 N/A mA

XC7VX485T 1 1 1 1 1 N/A mA

XC7VX550T 1 1 1 1 1 N/A mA

XC7VX690T 1 1 1 1 1 N/A mA

XC7VX980T N/A 1 1 1 1 N/A mA

XC7VX1140T N/A 1 1 1 1 N/A mA

XQ7V585T N/A N/A 1 1 1 1 mA

XQ7VX330T N/A N/A 1 1 1 1 mA

XQ7VX485T N/A N/A 1 1 1 1 mA



ICCAUXQ VCCAUX 静止電流 XC7V585T 114 114 114 114 114 N/A mA

XC7V2000T N/A 315 315 315 315 N/A mA

XC7VX330T 73 73 73 73 73 N/A mA

XC7VX415T 88 88 88 88 88 N/A mA

XC7VX485T 104 104 104 104 104 N/A mA

XC7VX550T 147 147 147 147 147 N/A mA

XC7VX690T 147 147 147 147 147 N/A mA

XC7VX980T N/A 183 183 183 183 N/A mA

XC7VX1140T N/A 250 250 250 250 N/A mA

XQ7V585T N/A N/A 114 114 114 114 mA

XQ7VX330T N/A N/A 73 73 73 73 mA

XQ7VX485T N/A N/A 104 104 104 104 mA



表 6 : 標準静止電流 (続き)


単位-3 -2G -2 -2L -1 -1M





ICCAUX_IOQ VCCAUX_IO 静止電流 XC7V585T 2 2 2 2 2 N/A mA

XC7V2000T N/A 2 2 2 2 N/A mA

XC7VX330T 2 2 2 2 2 N/A mA

XC7VX415T 2 2 2 2 2 N/A mA

XC7VX485T 2 2 2 2 2 N/A mA

XC7VX550T 2 2 2 2 2 N/A mA

XC7VX690T 2 2 2 2 2 N/A mA

XC7VX980T N/A 2 2 2 2 N/A mA

XC7VX1140T N/A 2 2 2 2 N/A mA

XQ7V585T N/A N/A 2 2 2 2 mA

XQ7VX330T N/A N/A 2 2 2 2 mA

XQ7VX485T N/A N/A 2 2 2 2 mA



ICCBRAMQ VCCBRAM 静止電流 XC7V585T 34 34 34 34 34 N/A mA

XC7V2000T N/A 56 56 56 56 N/A mA

XC7VX330T 32 32 32 32 32 N/A mA

XC7VX415T 38 38 38 38 38 N/A mA

XC7VX485T 44 44 44 44 44 N/A mA

XC7VX550T 63 63 63 63 63 N/A mA

XC7VX690T 63 63 63 63 63 N/A mA

XC7VX980T N/A 65 65 65 65 N/A mA

XC7VX1140T N/A 81 81 81 81 N/A mA

XQ7V585T N/A N/A 34 34 34 34 mA

XQ7VX330T N/A N/A 32 32 32 32 mA

XQ7VX485T N/A N/A 44 44 44 44 mA



注記 :

1. 標準値は、シングルエンド SelectIO リソースの標準電圧およびジャンクション温度 85℃ (Tj) で指定されています。

2. これらの値は「ブランク」のコンフィギュレーションファイルを使用したデバイスにおけるもので、出力電流の負荷、アクティブな入力プルアッ

プ抵抗はありません。また、すべての I/O ピンはトライステートおよびフローティング状態です。

3. 記載されていない条件における静止電力消費を概算するには、 Xilinx Power Estimator (XPE) スプレッドシートツール (https://japan.xilinx.com/powerよりダウンロード可能) を使用してください。

表 6 : 標準静止電流 (続き)


単位-3 -2G -2 -2L -1 -1M

https://japan.xilinx.com/power





電源投入/切断シーケンス

電源投入時に流れる電流が小となり、 I/O がトライステートとなるように、電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCAUX_IO、VCCO の順に投入することを推奨しています。電源切断シーケンスについては逆が適用されます。 VCCINT および VCCBRAM の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。 VCCAUX、 VCCAUX_IO、および VCCO の推奨電圧レベルが同一の場合、これらを同じ電源を使用して同時に立ち上げることができます。

HR I/O バンクおよびコンフィギュレーションバンク 0 で VCCO が 3.3V の場合、次の条件が適用されます。

• VCCO と VCCAUX 間の電圧差は、デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルで TVCCO2VCCAUX 時間以上 2.625V を超過しないようにします。

• TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てることができます。

電源投入時に流れる GTX/GTH トランシーバーの電流が小となるように、電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、またはVMGTAVCC、 VCCINT、 VMGTAVTT の順に投入することを推奨します。 VMGTVCCAUX についてのシーケンス要件はありません。VMGTAVCC および VCCINT は同時に立ち上げることができます。電源切断シーケンスについては、電流が小となるように逆が適用されます。

これらのシーケンス要件が満たされない場合、電源投入および電源切断中に VMGTAVTT からの電流が仕様よりも大きくなることがあります。

• VMGTAVCC よりも先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VMGTAVCC > 150mV および VMGTAVCC < 0.7V の場合、VMGTAVCC の立ち上がり中に VMGTAVTT の電流は各トランシーバーで 460mA 増加します。電流が流れる長時間は、 0.3 xTMGTAVCC (GND から VMGTAVCC の 90% までの立ち上がり時間) です。電源切断については逆が適用されます。

• VCCINT よりも先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VCCINT > 150mV および VCCINT < 0.7V の場合、 VCCINTの立ち上がり中に VMGTAVTT の電流は各トランシーバーで 50mA 増加します。電流が流れる長時間は、0.3 x TVCCINT (GND から VCCINT の 90% までの立ち上がり時間) です。電源切断については逆が適用されます。

記載されている以外に推奨される電源シーケンスはありません。





表 7 に、Virtex-7 T/XT デバイスの電源投入とコンフィギュレーションに低限必要な電流値および ICCQ を示します。表 6 および表 7に示す小電流を満たすと、 5 つの電源すべてがパワーオンリセットしきい値を超えた後に、デバイスに電源が投入されます。 FPGAは、 VCCINT が投入されるまでコンフィギュレーションできません。

初期化およびコンフィギュレーション後に、ザイリンクスの消費電力概算ツールを使用してこれらの電源のドレイン電流を概算してください。

表 7 : Virtex-7 T/XT デバイスの電源投入時の電流

デバイス ICCINTMIN ICCAUXMIN ICCOMIN ICCAUX_IO ICCBRAM 単位

XC7V585T ICCINTQ + 2700 ICCAUXQ + 40 各バンクで ICCOQ + 60mA

各バンクで ICCOAUXIOQ + 40mA

ICCBRAMQ + 108 mA

XC7V2000T ICCINTQ + 4000 ICCAUXQ + 80 各バンクで ICCOQ + 60mA


ICCBRAMQ + 176 mA

XC7VX330T ICCINTQ + 1000 ICCAUXQ + 65 各バンクで ICCOQ + 40mA


ICCBRAMQ + 95 mA



ICCBRAMQ + 115 mA



ICCBRAMQ + 140 mA

XC7VX550T ICCINTQ + 3300 ICCAUXQ + 143

各バンクで ICCOQ + 40mA


ICCBRAMQ + 200 mA




ICCBRAMQ + 200 mA




ICCBRAMQ + 204 mA




ICCBRAMQ + 256 mA

XQ7V585T ICCINTQ + 2700 ICCAUXQ + 40 各バンクで ICCOQ + 60mA


ICCBRAMQ + 108 mA

XQ7VX330T ICCINTQ + 1000 ICCAUXQ + 65 各バンクで ICCOQ + 40mA


ICCBRAMQ + 95 mA

XQ7VX485T ICCINTQ + 1200 ICCAUXQ + 80 各バンクで ICCOQ + 40mA


ICCBRAMQ + 140 mA

XQ7VX690T ICCINTQ + 3300 ICCAUXQ + 143



ICCBRAMQ + 200 mA

XQ7VX980T ICCINTQ + 6500 ICCAUXQ + 202



ICCBRAMQ + 204 mA

表 8 : 電源の立ち上がり時間

シンボル説明条件最小最大単位

TVCCINT GND から VCCINT の 90% までの立ち上がり時間 0.2 50 ms

TVCCO GND から VCCO の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX GND から VCCAUX の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX_IO GND から VCCAUX_IO の 90% までの立ち上がり時間 0.2 50 ms

TVCCBRAM GND から VCCBRAM の 90% までの立ち上がり時間 0.2 50 ms

TVCCO2VCCAUXVCCO – VCCAUX 2.625V の場合の各パワーサイクルにおける許容時間

TJ = 125℃(1) – 300

msTJ = 100°C(1) – 500

TJ = 85°C(1) – 800

TMGTAVCC GND から VMGTAVCC の 90% までの立ち上がり時間 0.2 50 ms

TMGTAVTT GND から VMGTAVTT の 90% までの立ち上がり時間 0.2 50 ms





DC 入力および出力レベル

VIL および VIH の値は推奨入力電圧値です。 IOL および IOH の値は、VOL および VOH のテストポイントにおける推奨動作条件で保証されています。テストは、すべての規格で仕様が満たされていることが確認できるように一部の規格を選択し、小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。選択された以外の規格に対しては、サンプルテストを実施しています。

TMGTVCCAUX GND から VMGTVCCAUX の 90% までの立ち上がり時間 0.2 50 ms

注記 :

1. VCCO が標準値の 3.3V で 240,000 パワーサイクル、またはワーストケースの 3.465V で 36,500 パワーサイクルに基づく値です。

表 9 : SelectIO の DC 入力および出力レベル(1)(2)

I/O 規格VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

HSTL_I -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8 -8

HSTL_I_12 -0.300 VREF – 0.080 VREF + 0.080 VCCO + 0.300 25% VCCO 75% VCCO 6.3 -6.3

HSTL_I_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8 -8

HSTL_II -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16 -16

HSTL_II_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16 -16

HSUL_12 -0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.1 -0.1

LVCMOS12 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.400 VCCO – 0.400 注記 3 注記 3

L V C M O S 1 5 、LVDCI_15

-0.300 35% VCCO 65% VCCO VCCO + 0.300 25% VCCO 75% VCCO 注記 4 注記 4

L V C M O S 1 8 、LVDCI_18

-0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO – 0.450 注記 5 注記 5

LVCMOS25 -0.300 0.700 1.700 VCCO + 0.300 0.400 VCCO – 0.400 注記 6 注記 6

LVCMOS33 -0.300 0.800 2.000 3.450 0.400 VCCO – 0.400 注記 6 注記 6

LVTTL -0.300 0.800 2.000 3.450 0.400 2.400 注記 7 注記 7

MOBILE_DDR -0.300 20% VCCO 80% VCCO VCCO + 0.300 10% VCCO 90% VCCO 0.1 -0.1

PCI33_3 -0.400 30% VCCO 50% VCCO VCCO + 0.500 10% VCCO 90% VCCO 1.5 -0.5

SSTL12 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 14.25 -14.25


SSTL135_R -0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 8.9 -8.9


SSTL15_R -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 8.9 -8.9

SSTL18_I -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 8 -8

表 8 : 電源の立ち上がり時間 (続き)

シンボル説明条件最小最大単位





SSTL18_II -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600 13.4 -13.4

注記 :

1. 適切な仕様に基づいてテストを実施しています。

2. 3.3V および 2.5V 規格は 3.3V I/O バンクでのみサポートされています。

3. HP I/O バンクでは 2、 4、 6、または 8mA の駆動電流を、 HR I/O バンクでは 4、 8、または 12mA の駆動電流をサポートしています。

4. HP I/O バンクでは 2、 4、 6、 8、 12、または 16mA の駆動電流を、 HR I/O バンクでは 4、 8、 12、または 16mA の駆動電流をサポートしています。

5. HP I/O バンクでは 2、4、6、8、12、または 16mA の駆動電流を、HR I/O バンクでは 4、8、12、16、または 24mA の駆動電流をサポートしています。

6. 4、 8、 12、または 16mA の駆動電流をサポートしています。

7. 4、 8、 12、 16、または 24mA の駆動電流をサポートしています。

8. 特定のインターフェイスにおける DC 電圧レベルの詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版)を参照してください。

表 10 : 差動 SelectIO の DC 入力および出力レベル

I/O 規格

VICM(1) VID

(2) VOCM(3) VOD

(4)

V、最小V、標準 V、最大V、最小

V、標準

V、最大

V、最小 V、標準 V、最大V、最小

V、標準

V、最大

BLVDS_25 0.300 1.200 1.425 0.100 – – – 1.250 – 注記 5

MINI_LVDS_25 0.300 1.200 VCCAUX 0.200 0.400 0.600 1.000 1.200 1.400 0.300 0.450 0.600

PPDS_25 0.200 0.900 VCCAUX 0.100 0.250 0.400 0.500 0.950 1.400 0.100 0.250 0.400

RSDS_25 0.300 0.900 1.500 0.100 0.350 0.600 1.000 1.200 1.400 0.100 0.350 0.600

TMDS_33 2.700 2.965 3.230 0.150 0.675 1.200 VCCO–0.405 VCCO–0.300 VCCO–0.190 0.400 0.600 0.800

注記 :

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOCM は出力同相電圧です。

4. VOD は出力差動電圧 (Q – Q) です。

5. BLVDS の VOD はトポロジおよび負荷によって大きく異なります。

6. 表 12 に LVDS_25 を示します。

7. 表 13 に LVDS を示します。

表 11 : 相補差動 SelectIO の DC 入力および出力レベル

I/O 規格

VICM(1) VID

(2) VOL(3) VOH

(4) IOL IOH

V、最小 V、標準 V、最大 V、最小 V、最大 V、最大 V、最小mA、最大

mA、最小

DIFF_HSTL_I 0.300 0.750 1.125 0.100 – 0.400 VCCO–0.400 8.00 -8.00

DIFF_HSTL_I_18 0.300 0.900 1.425 0.100 – 0.400 VCCO–0.400 8.00 -8.00

DIFF_HSTL_II 0.300 0.750 1.125 0.100 – 0.400 VCCO–0.400 16.00 -16.00

DIFF_HSTL_II_18 0.300 0.900 1.425 0.100 – 0.400 VCCO–0.400 16.00 -16.00

DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.100 -0.100

DIFF_MOBILE_DDR 0.300 0.900 1.425 0.100 – 10% VCCO 90% VCCO 0.100 -0.100

DIFF_SSTL12 0.300 0.600 0.850 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 14.25 -14.25


DIFF_SSTL135_R 0.300 0.675 1.000 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 8.9 -8.9


表 9 : SelectIO の DC 入力および出力レベル(1)(2) (続き)

I/O 規格VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA







LVDS DC 仕様 (LVDS_25)LVDS 規格は HR I/O バンクでのみ使用可能です。

LVDS DC 仕様 (LVDS)LVDS 規格は HP I/O バンクでのみ使用可能です。

DIFF_SSTL15_R 0.300 0.750 1.125 0.100 – (VCCO/2) – 0.175 (VCCO/2) + 0.175 8.9 -8.9

DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.470 (VCCO/2) + 0.470 8.00 -8.00

DIFF_SSTL18_II 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.600 (VCCO/2) + 0.600 13.4 -13.4

注記 :

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOL はシングルエンド低出力電圧です。

4. VOH はシングルエンド高出力電圧です。

表 12 : LVDS_25 DC 仕様(1)

シンボル DC パラメーター条件最小標準最大単位

VCCO 電源電圧 2.375 2.500 2.625 V

VOH Q および Q の大出力電圧 Q 信号と Q 信号間で RT = 100 – – 1.675 V

VOL Q および Q の小出力電圧 Q 信号と Q 信号間で RT = 100 0.700 – – V

VODIFF

差動出力電圧(Q – Q)、 Q = High(Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100 247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100 1.000 1.250 1.425 V

VIDIFF

差動入力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

100 350 600 mV

VICM 入力同相電圧 0.300 1.200 1.500 V

注記 :

1. LVDS_25 の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。詳細は、『7 シリーズ FPGA SelectIO リソースユー

ザーガイド』 (UG471: 英語版、日本語版) を参照してください。

表 13 : LVDS DC 仕様


VCCO 電源電圧 1.710 1.800 1.890 V

VOH Q および Q の大出力電圧 Q 信号と Q 信号間で RT = 100 – – 1.675 V

VOL Q および Q の小出力電圧 Q 信号と Q 信号間で RT = 100 0.825 – – V

VODIFF

差動出力電圧(Q – Q)、 Q = High(Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100 247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100 1.000 1.250 1.425 V

VIDIFF

差動入力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

同相入力電圧 = 1.25V 100 350 600 mV

表 11 : 相補差動 SelectIO の DC 入力および出力レベル (続き)

I/O 規格

VICM(1) VID

(2) VOL(3) VOH

(4) IOL IOH

V、最小 V、標準 V、最大 V、最小 V、最大 V、最大 V、最小mA、最大

mA、最小







AC スイッチ特性

このデータシートに記載のすべての値は、表 14 に記載されている ISE® Design Suite 14.7 および Vivado® Design Suite 2013.4 のスピード仕様に基づいています。

スイッチ特性はスピードグレードごとに指定され、 Advance、 Preliminary、 Production のいずれかに該当します。それぞれの定義を次に示します。

Advance 製品仕様

シミュレーションにのみ基づいており、通常、デバイスの設計仕様の決定直後に入手可能です。この特性のスピードグレードは比較的安定しており、余裕を持たせた設定ですが、実際の遅延が大きくなることがあります。

Preliminary 製品仕様

ES (エンジニアリングサンプル) シリコン特性評価に基づいています。デバイスおよびスピードグレードは、量産シリコンのパフォーマンスにより近いものとなります。 Advance と比較すると、実際の遅延の方が大きくなる可能性は低くなっています。

Production 製品仕様

特定のデバイスファミリの十分な量産を経た上で特性評価が行われ、リリースされています。スピードファイルには、デバイスの実際の遅延に即した値が記載されています。また、以降の変更はカスタマーに正式に通知されます。通常、遅いスピードグレードから先に Production スピードファイルが提供されます。

AC スイッチ特性のテスト

内部タイミングパラメーターは、内部テストパターンで計測されて求められています。すべての AC スイッチ特性は、ワーストケースの電源電圧およびジャンクション温度条件での値です。

より具体的な条件での正確で確定的なワーストケースデータを得るには、スタティックタイミング解析ツールを使用してシミュレーションネットリストにバックアノテートした値を使用してください。特記のない限り、これらの値はすべての Virtex-7 T/XT FPGA に適用されます。

VICM 入力同相電圧差動入力電圧 = ±350mV 0.300 1.200 1.425 V

注記 :

1. LVDS の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザー

ガイド』 (UG471: 英語版、日本語版) を参照してください。

表 14 : Virtex-7 T/XT FPGA のデバイス別のスピード仕様

バージョン標準 VCCINTデバイス

ISE 14.7 Vivado 2013.4 (表 2)

1.05 1.06 1.0V XQ7V585T、 XQ7VX485T

1.06 1.07 1.0V XQ7VX330T、 XQ7VX690T、 XQ7VX980T

1.10 1.11 1.0V XC7V585T、 XC7VX485T

N/A 1.10 1.0V XC7V2000T

1.10 1.11 1.0V XC7VX330T、 XC7VX415T、 XC7VX550T、 XC7VX690T、 XC7VX980T

N/A 1.11 1.0V XC7VX1140T

表 13 : LVDS DC 仕様 (続き)








スピードグレード

デバイスはそれぞれ生産時期が異なるため、カテゴリの移行は各デバイスの製造プロセスのステータスによって決定されます。表 15に、 Virtex-7 T/XT デバイスのステータスをスピードグレードに基づいて示します。

Production シリコンおよびソフトウェアのステータス

特定のファミリ (およびスピードグレード ) は、それに正しく対応するスピード仕様 (Advance、 Preliminary、 Production) のリリース前に、Production としてリリースされる場合があります。このような不一致は、その後にリリースされるスピード仕様で修正されます。

表 16 に示されている Virtex-7 T/XT デバイス、スピードグレード、ソフトウェアツール、およびスピード仕様は、 Production で小限必要になるリリースで、後続のツールおよびスピード仕様のすべてを使用できます。

表 15 : Virtex-7 T/XT デバイスのスピードグレード

デバイススピードグレード

Advance Preliminary Production

XC7V585T -3、 -2、 -2L、 -1

XC7V2000T -2、 -2L、 -2G、 -1

XC7VX330T -3、 -2、 -2L、 -1

XC7VX415T -3、 -2、 -2L、 -1

XC7VX485T -3、 -2、 -2L、 -1

XC7VX550T -3、 -2、 -2L、 -1

XC7VX690T -3、 -2、 -2L、 -1

XC7VX980T -2、 -2L、 -1

XC7VX1140T -2、 -2L、 -2G、 -1

XQ7V585T -2、 -2L、 -1I、 -1M

XQ7VX330T -2、 -2L、 -1I、 -1M

XQ7VX485T -2I、 -2L、 -1I、 -1M

XQ7VX690T -2I、 -1I

XQ7VX980T -2L、 -1I

表 16 : Virtex-7 T/XT デバイスの Production 仕様のソフトウェアおよびスピード仕様のバージョン


-3 -2G -2 -2L -1 -1M

XC7V585T Vivado 2012.4 v1.08

または ISE 14.2 v1.06N/A Vivado 2012.4 v1.08 または ISE 14.2 v1.06 N/A

XC7V2000T N/A Vivado 2012.4 v1.07 N/A

XC7VX330T Vivado 2013.1 v1.08

または ISE 14.5 v1.08

N/AVivado 2013.1 v1.08 または ISE 14.5 v1.08

N/A

XC7VX415T N/A N/A

XC7VX485TVivado 2012.4 v1.08


XC7VX550T Vivado 2013.1 v1.08または ISE 14.5 v1.08

N/A Vivado 2013.1 v1.08 または ISE 14.5 v1.08 N/A

XC7VX690TVivado 2013.1 v1.08


XC7VX980T N/A N/A Vivado 2013.1 v1.08 または ISE 14.5 v1.08 N/A

XC7VX1140T N/A Vivado 2013.1 v1.08 N/A

XQ7V585T N/A N/A Vivado 2013.1 v1.04 または ISE 14.5 v1.04





パフォーマンス特性

ここでは、Virtex-7 T/XT デバイスにインプリメントされた一般的なファンクションおよびデザインのパフォーマンス特性を示します。ここに記載する値はワーストケース値であり、完全に特性評価が行われています。また、 13 ページの「AC スイッチ特性」に記載されているガイドラインにも従っています。各表の I/O バンクタイプは High Performance (HP) または High Range (HR) のいずれかです。

表 18 に、 Virtex-7 T/XT FPGA メモリ PHY を使用する場合に適用可能なメモリ規格とその大データレートを示します。メモリインターフェイスの終的な性能は、Vivado または ISE Design Suite でインプリメントされた完全なデザイン、『Zynq-7000 SoC および7 シリーズデバイスメモリインターフェイスソリューションユーザーガイド』 (UG586: 英語版、日本語版) に記載されているガイドライン、電気的解析、およびシステムの特性評価によって判断されます。

XQ7VX330T N/A N/A Vivado 2013.1 v1.04 または ISE 14.5 v1.04Vivado 2013.2 v1.05 または

ISE 14.6 v1.05

XQ7VX485T N/A N/A Vivado 2013.1 v1.04 または ISE 14.5 v1.04

XQ7VX690T N/A N/AVivado 2013.1 v1.04 または

ISE 14.5 v1.04N/A

Vivado 2013.1 v1.04 または

ISE 14.5 v1.04N/A

XQ7VX980T N/A N/A N/A Vivado 2013.1 v1.04 または ISE 14.5 v1.04

N/A

表 17 : ネットワークアプリケーションインターフェイスのパフォーマンス

説明I/O バンクの

タイプ


単位-3 -2/-2L/

-2G -1/-1M

SDR LVDS トランスミッター (OSERDES を使用、 DATA_WIDTH = 4 ～ 8)

HR 710 710 625 Mb/s

HP 710 710 625 Mb/s

DDR LVDS トランスミッター (OSERDES を使用、 DATA_WIDTH = 4 ～ 14)

HR 1250 1250 950 Mb/s

HP 1600 1400 1250 Mb/s

SDR LVDS レシーバー (SFI-4.1)(1) HR 710 710 625 Mb/s

HP 710 710 625 Mb/s

DDR LVDS レシーバー (SPI-4.2)(1) HR 1250 1250 950 Mb/s

HP 1600 1400 1250 Mb/s

注記 :

1. LVDS レシーバーの性能は通常、ダイナミック位相アライメント (DPA) アルゴリズムを使用しているかどうかに依存します。

表 16 : Virtex-7 T/XT デバイスの Production 仕様のソフトウェアおよびスピード仕様のバージョン (続き)


-3 -2G -2 -2L -1 -1M

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=ug586_7Series_MIS.pdf


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=v2_3;d=j_ug586_7Series_MIS.pdf




表 18 : メモリインターフェイスジェネレーターで利用可能なメモリインターフェイス IP の最大物理インターフェイス (PHY) レー

ト (1)(2)

メモリ規格I/O バンクの

タイプVCCAUX_IO

スピードグレード単位

-3 -2/-2L/-2G -1 -1M

4:1 メモリコントローラー

DDR3

HP 2.0V 1866(3) 1866(3) 1600 1066

Mb/sHP 1.8V 1600 1333 1066 800

HR N/A 1066 1066 800 800

DDR3L

HP 2.0V 1600 1600 1333 1066

Mb/sHP 1.8V 1333 1066 800 800

HR N/A 800 800 667 N/A

DDR2

HP 2.0V

800 800 800667

Mb/sHP 1.8V

HR N/A 533

RLDRAM III

HP 2.0V 800 667 667 550MHz

HP 1.8V 550 500 450 400

HR N/A N/A

2:1 メモリコントローラー

DDR3

HP 2.0V

1066 1066 800 667 Mb/sHP 1.8V

HR N/A

DDR3L

HP 2.0V1066 1066 800 667

Mb/sHP 1.8V

HR N/A 800 800 667 N/A

DDR2

HP 2.0V

800 800 800667

Mb/sHP 1.8V

HR N/A 533

QDR II+(4)

HP 2.0V550 500 450 300

MHzHP 1.8V

HR N/A 500 450 400 300

RLDRAM II

HP 2.0V

533 500 450 400 MHzHP 1.8V

HR N/A

LPDDR2

HP 2.0V

667 667 667 533 Mb/sHP 1.8V

HR N/A

注記 :

1. VREF のトラッキングが必要です。詳細は、『Zynq-7000 SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイ

ド』 (UG586: 英語版、日本語版) を参照してください。

2. 内部 VREF を使用する場合、大データレートは 800Mb/s (400MHz) です。

3. デザインで 1866Mb/s のコンポーネントを使用している場合は、ザイリンクステクニカルサポートまでお問い合わせください。

4. QDRII+ の大パフォーマンス仕様は、バースト長 4 (BL = 4) のインプリメンテーションに対応するものです。バースト長 2 (BL = 2) のインプ

リメンテーションの場合、すべてのスピードグレードおよび I/O バンクタイプで 333MHz に制限されます。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=ug586_7Series_MIS.pdf

https://japan.xilinx.com/support/service-portal/contact-support.html


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=v2_3;d=j_ug586_7Series_MIS.pdf




IOB パッド入力/出力/トライステート

表 19 (3.3V High Range (HR) IOB) および表 20 (1.8V High Performance (HP) IOB) に、各 I/O 規格のパッドからのデータ入力遅延調整、パッドまでのデータ出力遅延、およびトライステート遅延の値を示します。

• TIOPI は、 IOB パッドから入力バッファーを通って IOB パッドの I ピンに達するまでの遅延です。遅延値は、 SelectIO 入力バッファーの機能に依存します。

• TIOOP は、 O ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、 SelectIO 出力バッファーの機能に依存します。

• TIOTP は、トライステートが無効な場合の、 T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、出力バッファーの SelectIO の機能に依存します。HP I/O バンクでは、DCITERMDISABLE ピン使用時の内部 DCI終端がオンになるまでの時間は常に TIOTP よりも高速です。 HR I/O バンクでは、 INTERMDISABLE ピン使用時の IN_TERM 終端がオンになるまでの時間は常に TIOTP よりも高速です。

表 19 : 3.3V IOB High Range (HR) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP

単位スピードグレードスピードグレードスピードグレード

-3 -2/-2L/-2G -1 -1M -3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M

LVTTL_S4 1.31 1.42 1.64 1.64 3.77 3.90 4.00 4.00 3.52 3.67 3.86 3.86 ns

LVTTL_S8 1.31 1.42 1.64 1.64 3.50 3.64 3.73 3.73 3.26 3.40 3.60 3.60 ns

LVTTL_S12 1.31 1.42 1.64 1.64 3.49 3.62 3.72 3.72 3.24 3.39 3.58 3.58 ns

LVTTL_S16 1.31 1.42 1.64 1.64 3.03 3.17 3.26 3.26 2.79 2.93 3.13 3.13 ns

LVTTL_S24 1.31 1.42 1.64 1.64 3.25 3.39 3.48 3.48 3.01 3.15 3.35 3.35 ns

LVTTL_F4 1.31 1.42 1.64 1.64 3.22 3.36 3.45 3.45 2.98 3.12 3.32 3.32 ns

LVTTL_F8 1.31 1.42 1.64 1.64 2.71 2.84 2.93 2.93 2.46 2.61 2.80 2.80 ns

LVTTL_F12 1.31 1.42 1.64 1.64 2.69 2.82 2.92 2.92 2.44 2.59 2.79 2.79 ns

LVTTL_F16 1.31 1.42 1.64 1.64 2.57 2.85 3.15 3.15 2.33 2.61 3.02 3.02 ns

LVTTL_F24 1.31 1.42 1.64 1.64 2.41 2.64 2.89 3.04 2.16 2.41 2.76 2.91 ns

LVDS_25 0.64 0.68 0.80 0.87 1.36 1.47 1.55 1.55 1.11 1.24 1.41 1.41 ns

MINI_LVDS_25 0.68 0.70 0.79 0.87 1.36 1.47 1.55 1.55 1.11 1.24 1.41 1.41 ns

BLVDS_25 0.65 0.69 0.80 0.85 1.83 2.02 2.20 2.57 1.59 1.79 2.07 2.44 ns

RSDS_25 (Point to Point) 0.63 0.68 0.79 0.87 1.36 1.48 1.55 1.55 1.11 1.24 1.41 1.41 ns

PPDS_25 0.65 0.69 0.80 0.87 1.36 1.49 1.58 1.58 1.11 1.25 1.45 1.45 ns

TMDS_33 0.72 0.76 0.86 0.90 1.43 1.54 1.60 1.60 1.18 1.31 1.47 1.47 ns

PCI33_3 1.28 1.41 1.65 1.65 2.71 3.08 3.52 3.52 2.46 2.84 3.39 3.39 ns

HSUL_12_S 0.63 0.64 0.71 0.85 1.77 1.90 2.00 2.00 1.52 1.67 1.86 1.86 ns

HSUL_12_F 0.63 0.64 0.71 0.85 1.26 1.40 1.50 1.50 1.01 1.16 1.37 1.37 ns

DIFF_HSUL_12_S 0.58 0.61 0.70 0.84 1.55 1.68 1.78 1.78 1.30 1.45 1.65 1.65 ns

DIFF_HSUL_12_F 0.58 0.61 0.70 0.84 1.16 1.28 1.35 1.35 0.92 1.04 1.21 1.21 ns

MOBILE_DDR_S 0.64 0.66 0.74 0.74 2.58 2.91 3.31 3.31 2.33 2.68 3.17 3.17 ns

MOBILE_DDR_F 0.64 0.66 0.74 0.74 1.91 2.13 2.36 2.36 1.66 1.89 2.23 2.23 ns

DIFF_MOBILE_DDR_S 0.63 0.66 0.75 0.75 2.51 2.84 3.24 3.24 2.26 2.61 3.10 3.10 ns

DIFF_MOBILE_DDR_F 0.63 0.66 0.75 0.75 1.89 2.11 2.34 2.34 1.64 1.88 2.21 2.21 ns

HSTL_I_S 0.61 0.64 0.73 0.84 1.55 1.69 1.80 1.80 1.30 1.46 1.67 1.67 ns

HSTL_II_S 0.61 0.64 0.73 0.84 1.21 1.34 1.43 1.61 0.96 1.11 1.30 1.47 ns

HSTL_I_18_S 0.64 0.67 0.76 0.85 1.28 1.39 1.45 1.45 1.04 1.16 1.31 1.32 ns

HSTL_II_18_S 0.64 0.67 0.76 0.85 1.18 1.31 1.40 1.57 0.93 1.08 1.27 1.44 ns

DIFF_HSTL_I_S 0.63 0.67 0.77 0.84 1.42 1.54 1.61 1.78 1.17 1.31 1.48 1.65 ns





DIFF_HSTL_II_S 0.63 0.67 0.77 0.84 1.15 1.24 1.27 1.61 0.91 1.01 1.14 1.47 ns

DIFF_HSTL_I_18_S 0.65 0.69 0.78 0.84 1.27 1.38 1.43 1.45 1.03 1.14 1.30 1.32 ns

DIFF_HSTL_II_18_S 0.65 0.69 0.78 0.85 1.14 1.23 1.26 1.57 0.90 1.00 1.13 1.44 ns

HSTL_I_F 0.61 0.64 0.73 0.84 1.10 1.19 1.23 1.31 0.85 0.96 1.10 1.18 ns

HSTL_II_F 0.61 0.64 0.73 0.84 1.05 1.18 1.28 1.31 0.80 0.95 1.15 1.18 ns

HSTL_I_18_F 0.64 0.67 0.76 0.85 1.05 1.18 1.28 1.36 0.80 0.95 1.15 1.22 ns

HSTL_II_18_F 0.64 0.67 0.76 0.85 1.03 1.14 1.23 1.32 0.78 0.90 1.10 1.19 ns

DIFF_HSTL_I_F 0.63 0.67 0.77 0.84 1.09 1.18 1.22 1.31 0.84 0.95 1.09 1.18 ns

DIFF_HSTL_II_F 0.63 0.67 0.77 0.84 1.02 1.11 1.14 1.31 0.77 0.88 1.01 1.18 ns

DIFF_HSTL_I_18_F 0.65 0.69 0.78 0.84 1.08 1.17 1.21 1.36 0.83 0.94 1.07 1.22 ns

DIFF_HSTL_II_18_F 0.65 0.69 0.78 0.85 1.01 1.10 1.13 1.32 0.76 0.87 1.00 1.19 ns

LVCMOS33_S4 1.31 1.40 1.60 1.60 3.77 3.90 4.00 4.00 3.52 3.67 3.86 3.86 ns

LVCMOS33_S8 1.31 1.40 1.60 1.60 3.49 3.62 3.72 3.72 3.24 3.39 3.58 3.58 ns

LVCMOS33_S12 1.31 1.40 1.60 1.60 3.05 3.18 3.28 3.28 2.80 2.95 3.15 3.15 ns

LVCMOS33_S16 1.31 1.40 1.60 1.60 3.06 3.43 3.88 3.88 2.81 3.20 3.75 3.75 ns

LVCMOS33_F4 1.31 1.40 1.60 1.60 3.22 3.36 3.45 3.45 2.98 3.12 3.32 3.32 ns

LVCMOS33_F8 1.31 1.40 1.60 1.60 2.71 2.84 2.93 2.93 2.46 2.61 2.80 2.80 ns

LVCMOS33_F12 1.31 1.40 1.60 1.60 2.57 2.85 3.15 3.15 2.33 2.61 3.02 3.02 ns

LVCMOS33_F16 1.31 1.40 1.60 1.60 2.44 2.69 2.96 2.96 2.19 2.45 2.82 2.82 ns

LVCMOS25_S4 1.08 1.16 1.32 1.35 3.08 3.22 3.31 3.31 2.84 2.98 3.18 3.18 ns

LVCMOS25_S8 1.08 1.16 1.32 1.35 2.85 2.98 3.07 3.08 2.60 2.75 2.94 2.94 ns

LVCMOS25_S12 1.08 1.16 1.32 1.35 2.44 2.57 2.67 2.67 2.19 2.34 2.54 2.54 ns

LVCMOS25_S16 1.08 1.16 1.32 1.35 2.79 2.92 3.01 3.01 2.54 2.68 2.88 2.88 ns

LVCMOS25_F4 1.08 1.16 1.32 1.35 2.71 2.84 2.93 2.93 2.46 2.61 2.80 2.80 ns

LVCMOS25_F8 1.08 1.16 1.32 1.35 2.14 2.28 2.37 2.37 1.90 2.04 2.24 2.24 ns

LVCMOS25_F12 1.08 1.16 1.32 1.35 2.15 2.29 2.52 2.52 1.91 2.05 2.38 2.38 ns

LVCMOS25_F16 1.08 1.16 1.32 1.35 1.92 2.17 2.45 2.45 1.67 1.94 2.32 2.32 ns

LVCMOS18_S4 0.64 0.66 0.74 0.95 1.55 1.68 1.78 1.78 1.30 1.45 1.65 1.65 ns

LVCMOS18_S8 0.64 0.66 0.74 0.95 2.14 2.28 2.37 2.37 1.90 2.04 2.24 2.24 ns

LVCMOS18_S12 0.64 0.66 0.74 0.95 2.14 2.28 2.37 2.37 1.90 2.04 2.24 2.24 ns

LVCMOS18_S16 0.64 0.66 0.74 0.95 1.49 1.62 1.72 1.72 1.24 1.39 1.58 1.58 ns

LVCMOS18_S24 0.64 0.66 0.74 0.95 1.74 1.92 2.08 2.22 1.50 1.69 1.95 2.08 ns

LVCMOS18_F4 0.64 0.66 0.74 0.95 1.38 1.51 1.61 1.64 1.13 1.28 1.47 1.50 ns

LVCMOS18_F8 0.64 0.66 0.74 0.95 1.64 1.78 1.87 1.87 1.40 1.54 1.74 1.74 ns

LVCMOS18_F12 0.64 0.66 0.74 0.95 1.64 1.78 1.87 1.87 1.40 1.54 1.74 1.74 ns

LVCMOS18_F16 0.64 0.66 0.74 0.95 1.52 1.68 1.81 1.81 1.28 1.45 1.68 1.68 ns

LVCMOS18_F24 0.64 0.66 0.74 0.95 1.34 1.46 1.55 2.09 1.09 1.23 1.42 1.96 ns

LVCMOS15_S4 0.66 0.69 0.81 0.93 1.86 2.00 2.09 2.09 1.62 1.76 1.96 1.96 ns

LVCMOS15_S8 0.66 0.69 0.81 0.93 2.05 2.18 2.28 2.28 1.80 1.95 2.14 2.15 ns

表 19 : 3.3V IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3 -2/-2L/-2G -1 -1M -3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M





LVCMOS15_S12 0.66 0.69 0.81 0.93 1.83 2.03 2.23 2.23 1.59 1.80 2.10 2.10 ns

LVCMOS15_S16 0.66 0.69 0.81 0.93 1.76 1.95 2.13 2.13 1.52 1.72 1.99 1.99 ns

LVCMOS15_F4 0.66 0.69 0.81 0.93 1.63 1.76 1.86 1.86 1.38 1.53 1.72 1.72 ns

LVCMOS15_F8 0.66 0.69 0.81 0.93 1.79 1.99 2.18 2.18 1.55 1.76 2.05 2.05 ns

LVCMOS15_F12 0.66 0.69 0.81 0.93 1.40 1.54 1.65 1.65 1.15 1.31 1.52 1.52 ns

LVCMOS15_F16 0.66 0.69 0.81 0.93 1.37 1.51 1.61 1.89 1.13 1.27 1.48 1.75 ns

LVCMOS12_S4 0.88 0.91 1.00 1.17 2.53 2.67 2.76 2.76 2.29 2.43 2.63 2.63 ns

LVCMOS12_S8 0.88 0.91 1.00 1.17 2.05 2.18 2.28 2.28 1.80 1.95 2.14 2.15 ns

LVCMOS12_S12 0.88 0.91 1.00 1.17 1.75 1.89 1.98 1.98 1.51 1.65 1.85 1.85 ns

LVCMOS12_F4 0.88 0.91 1.00 1.17 1.94 2.07 2.17 2.17 1.69 1.84 2.04 2.04 ns

LVCMOS12_F8 0.88 0.91 1.00 1.17 1.50 1.64 1.73 1.73 1.26 1.40 1.60 1.60 ns

LVCMOS12_F12 0.88 0.91 1.00 1.17 1.54 1.71 1.87 1.87 1.29 1.48 1.74 1.74 ns

SSTL135_S 0.61 0.64 0.73 0.85 1.27 1.40 1.50 1.53 1.02 1.17 1.36 1.40 ns

SSTL15_S 0.61 0.64 0.73 0.73 1.24 1.37 1.47 1.53 0.99 1.14 1.33 1.40 ns

SSTL18_I_S 0.64 0.67 0.76 0.84 1.59 1.74 1.85 1.85 1.34 1.50 1.72 1.72 ns

SSTL18_II_S 0.64 0.67 0.76 0.85 1.27 1.40 1.50 1.50 1.02 1.17 1.36 1.36 ns

DIFF_SSTL135_S 0.59 0.61 0.73 0.85 1.27 1.40 1.50 1.53 1.02 1.17 1.36 1.40 ns

DIFF_SSTL15_S 0.63 0.67 0.77 0.85 1.24 1.37 1.47 1.53 0.99 1.14 1.33 1.40 ns

DIFF_SSTL18_I_S 0.65 0.69 0.78 0.85 1.50 1.63 1.72 1.82 1.26 1.40 1.59 1.69 ns

DIFF_SSTL18_II_S 0.65 0.69 0.78 0.85 1.13 1.22 1.25 1.50 0.88 0.99 1.12 1.36 ns

SSTL135_F 0.61 0.64 0.73 0.85 1.04 1.17 1.26 1.31 0.79 0.93 1.13 1.18 ns

SSTL15_F 0.61 0.64 0.73 0.73 1.04 1.17 1.26 1.26 0.79 0.93 1.13 1.13 ns

SSTL18_I_F 0.64 0.67 0.76 0.84 1.12 1.22 1.26 1.34 0.88 0.99 1.13 1.21 ns

SSTL18_II_F 0.64 0.67 0.76 0.85 1.05 1.18 1.28 1.32 0.80 0.95 1.15 1.19 ns

DIFF_SSTL135_F 0.59 0.61 0.73 0.85 1.04 1.17 1.26 1.31 0.79 0.93 1.13 1.18 ns

DIFF_SSTL15_F 0.63 0.67 0.77 0.85 1.04 1.17 1.26 1.26 0.79 0.93 1.13 1.13 ns

DIFF_SSTL18_I_F 0.65 0.69 0.78 0.85 1.10 1.19 1.23 1.34 0.85 0.96 1.10 1.21 ns

DIFF_SSTL18_II_F 0.65 0.69 0.78 0.85 1.02 1.10 1.14 1.32 0.77 0.87 1.00 1.19 ns

表 19 : 3.3V IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3 -2/-2L/-2G -1 -1M -3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M





表 20 : 1.8V IOB High Performance (HP) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP


-3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M -3 -2/-2L/-2G -1 -1M

LVDS 0.75 0.79 0.92 0.96 1.05 1.17 1.24 1.26 0.88 1.01 1.08 1.10 ns

HSUL_12_S 0.69 0.72 0.82 0.98 1.65 1.84 2.05 2.05 1.48 1.68 1.89 1.89 ns

HSUL_12_F 0.69 0.72 0.82 0.98 1.39 1.54 1.68 1.68 1.22 1.38 1.52 1.52 ns

DIFF_HSUL_12_S 0.69 0.72 0.82 0.98 1.65 1.84 2.05 2.05 1.48 1.68 1.89 1.89 ns

DIFF_HSUL_12_F 0.69 0.72 0.82 0.98 1.39 1.54 1.68 1.68 1.22 1.38 1.52 1.52 ns

DIFF_HSUL_12_DCI_S 0.69 0.72 0.82 0.82 1.78 1.91 2.05 2.05 1.61 1.76 1.89 1.89 ns

DIFF_HSUL_12_DCI_F 0.69 0.72 0.82 0.82 1.56 1.67 1.76 1.76 1.39 1.51 1.60 1.60 ns

HSTL_I_S 0.68 0.72 0.82 0.90 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

HSTL_II_S 0.68 0.72 0.82 0.90 1.05 1.17 1.26 1.27 0.88 1.01 1.10 1.11 ns

HSTL_I_18_S 0.70 0.72 0.82 0.95 1.12 1.24 1.34 1.34 0.95 1.08 1.18 1.18 ns

HSTL_II_18_S 0.70 0.72 0.82 0.90 1.06 1.18 1.26 1.27 0.89 1.02 1.10 1.11 ns

HSTL_I_12_S 0.68 0.72 0.82 0.96 1.14 1.27 1.37 1.37 0.97 1.11 1.21 1.21 ns

HSTL_I_DCI_S 0.68 0.72 0.82 0.90 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

HSTL_II_DCI_S 0.68 0.72 0.82 0.85 1.05 1.17 1.26 1.26 0.88 1.01 1.10 1.10 ns

HSTL_II_T_DCI_S 0.70 0.72 0.82 0.82 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

HSTL_I_DCI_18_S 0.70 0.72 0.82 0.90 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

HSTL_II_DCI_18_S 0.70 0.72 0.82 0.82 1.05 1.16 1.24 1.24 0.88 1.00 1.08 1.08 ns

HSTL_II _T_DCI_18_S 0.70 0.72 0.82 0.84 1.11 1.23 1.33 1.34 0.94 1.07 1.17 1.18 ns

DIFF_HSTL_I_S 0.75 0.79 0.92 1.02 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

DIFF_HSTL_II_S 0.75 0.79 0.92 1.02 1.05 1.17 1.26 1.32 0.88 1.01 1.10 1.16 ns

DIFF_HSTL_I_DCI_S 0.75 0.79 0.92 0.92 1.15 1.28 1.38 1.38 0.98 1.12 1.22 1.22 ns

DIFF_HSTL_II_DCI_S 0.75 0.79 0.92 0.92 1.05 1.17 1.26 1.26 0.88 1.01 1.10 1.10 ns

DIFF_HSTL_I_18_S 0.75 0.79 0.92 0.98 1.12 1.24 1.34 1.34 0.95 1.08 1.18 1.18 ns

DIFF_HSTL_II_18_S 0.75 0.79 0.92 0.99 1.06 1.18 1.26 1.32 0.89 1.02 1.10 1.16 ns

DIFF_HSTL_I_DCI_18_S 0.75 0.79 0.92 0.92 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

DIFF_HSTL_II_DCI_18_S 0.75 0.79 0.92 0.93 1.05 1.16 1.24 1.26 0.88 1.00 1.08 1.10 ns

DIFF_HSTL_II _T_DCI_18_S 0.75 0.79 0.92 0.92 1.11 1.23 1.33 1.33 0.94 1.07 1.17 1.17 ns

HSTL_I_F 0.68 0.72 0.82 0.90 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

HSTL_II_F 0.68 0.72 0.82 0.90 0.97 1.08 1.15 1.15 0.80 0.92 0.99 0.99 ns

HSTL_I_18_F 0.70 0.72 0.82 0.95 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

HSTL_II_18_F 0.70 0.72 0.82 0.90 0.98 1.09 1.16 1.20 0.81 0.94 1.00 1.03 ns

HSTL_I_12_F 0.68 0.72 0.82 0.96 1.02 1.13 1.21 1.21 0.85 0.97 1.05 1.05 ns

HSTL_I_DCI_F 0.68 0.72 0.82 0.90 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

HSTL_II_DCI_F 0.68 0.72 0.82 0.85 0.97 1.08 1.15 1.15 0.80 0.92 0.99 0.99 ns

HSTL_II_T_DCI_F 0.70 0.72 0.82 0.82 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

HSTL_I_DCI_18_F 0.70 0.72 0.82 0.90 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

HSTL_II_DCI_18_F 0.70 0.72 0.82 0.82 0.98 1.09 1.16 1.16 0.81 0.93 1.00 1.00 ns

HSTL_II _T_DCI_18_F 0.70 0.72 0.82 0.84 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

DIFF_HSTL_I_F 0.75 0.79 0.92 1.02 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns





DIFF_HSTL_II_F 0.75 0.79 0.92 1.02 0.97 1.08 1.15 1.20 0.80 0.92 0.99 1.03 ns

DIFF_HSTL_I_DCI_F 0.75 0.79 0.92 0.92 1.02 1.14 1.22 1.22 0.85 0.98 1.06 1.06 ns

DIFF_HSTL_II_DCI_F 0.75 0.79 0.92 0.92 0.97 1.08 1.15 1.15 0.80 0.92 0.99 0.99 ns

DIFF_HSTL_I_18_F 0.75 0.79 0.92 0.98 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

DIFF_HSTL_II_18_F 0.75 0.79 0.92 0.99 0.98 1.09 1.16 1.24 0.81 0.94 1.00 1.08 ns

DIFF_HSTL_I_DCI_18_F 0.75 0.79 0.92 0.92 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

DIFF_HSTL_II_DCI_18_F 0.75 0.79 0.92 0.93 0.98 1.09 1.16 1.18 0.81 0.93 1.00 1.02 ns

DIFF_HSTL_II _T_DCI_18_F 0.75 0.79 0.92 0.92 1.04 1.16 1.24 1.24 0.87 1.00 1.08 1.08 ns

LVCMOS18_S2 0.47 0.50 0.60 0.90 3.95 4.28 4.85 4.85 3.78 4.13 4.69 4.69 ns

LVCMOS18_S4 0.47 0.50 0.60 0.90 2.67 2.98 3.43 3.43 2.50 2.82 3.27 3.27 ns

LVCMOS18_S6 0.47 0.50 0.60 0.90 2.14 2.38 2.72 2.72 1.97 2.22 2.56 2.56 ns

LVCMOS18_S8 0.47 0.50 0.60 0.90 1.98 2.21 2.52 2.52 1.81 2.05 2.36 2.36 ns

LVCMOS18_S12 0.47 0.50 0.60 0.90 1.70 1.91 2.17 2.17 1.53 1.75 2.01 2.01 ns

LVCMOS18_S16 0.47 0.50 0.60 0.90 1.57 1.75 1.97 1.97 1.40 1.59 1.81 1.81 ns

LVCMOS18_F2 0.47 0.50 0.60 0.90 3.50 3.87 4.48 4.48 3.33 3.71 4.32 4.32 ns

LVCMOS18_F4 0.47 0.50 0.60 0.90 2.23 2.50 2.87 2.87 2.06 2.34 2.71 2.71 ns

LVCMOS18_F6 0.47 0.50 0.60 0.90 1.80 2.00 2.26 2.26 1.63 1.84 2.09 2.09 ns

LVCMOS18_F8 0.47 0.50 0.60 0.90 1.46 1.72 2.04 2.04 1.29 1.56 1.88 1.88 ns

LVCMOS18_F12 0.47 0.50 0.60 0.90 1.26 1.40 1.53 1.53 1.09 1.24 1.37 1.37 ns

LVCMOS18_F16 0.47 0.50 0.60 0.90 1.19 1.33 1.44 1.66 1.02 1.17 1.28 1.50 ns

LVCMOS15_S2 0.59 0.62 0.73 0.88 3.55 3.89 4.45 4.45 3.38 3.73 4.29 4.29 ns

LVCMOS15_S4 0.59 0.62 0.73 0.88 2.45 2.70 3.06 3.06 2.28 2.54 2.90 2.90 ns

LVCMOS15_S6 0.59 0.62 0.73 0.88 2.24 2.51 2.88 2.88 2.07 2.35 2.72 2.72 ns

LVCMOS15_S8 0.59 0.62 0.73 0.88 1.91 2.16 2.49 2.49 1.74 2.00 2.32 2.32 ns

LVCMOS15_S12 0.59 0.62 0.73 0.88 1.77 1.98 2.23 2.23 1.60 1.82 2.07 2.07 ns

LVCMOS15_S16 0.59 0.62 0.73 0.88 1.62 1.81 2.02 2.02 1.45 1.65 1.86 1.86 ns

LVCMOS15_F2 0.59 0.62 0.73 0.88 3.38 3.69 4.18 4.18 3.21 3.53 4.02 4.02 ns

LVCMOS15_F4 0.59 0.62 0.73 0.88 2.04 2.21 2.44 2.44 1.87 2.06 2.27 2.27 ns

LVCMOS15_F6 0.59 0.62 0.73 0.88 1.47 1.74 2.09 2.09 1.30 1.58 1.93 1.93 ns

LVCMOS15_F8 0.59 0.62 0.73 0.88 1.31 1.46 1.61 1.61 1.14 1.30 1.45 1.45 ns

LVCMOS15_F12 0.59 0.62 0.73 0.88 1.21 1.34 1.45 1.45 1.04 1.18 1.29 1.29 ns

LVCMOS15_F16 0.59 0.62 0.73 0.88 1.18 1.31 1.41 1.68 1.01 1.15 1.25 1.52 ns

LVCMOS12_S2 0.64 0.67 0.78 1.04 3.38 3.80 4.48 4.48 3.21 3.64 4.31 4.31 ns

LVCMOS12_S4 0.64 0.67 0.78 1.04 2.62 2.94 3.43 3.43 2.45 2.78 3.27 3.27 ns

LVCMOS12_S6 0.64 0.67 0.78 1.04 2.05 2.33 2.72 2.72 1.88 2.17 2.56 2.56 ns

LVCMOS12_S8 0.64 0.67 0.78 1.04 1.94 2.18 2.51 2.51 1.77 2.02 2.34 2.34 ns

LVCMOS12_F2 0.64 0.67 0.78 1.04 2.84 3.15 3.62 3.62 2.67 2.99 3.46 3.46 ns

LVCMOS12_F4 0.64 0.67 0.78 1.04 1.97 2.18 2.44 2.44 1.80 2.02 2.28 2.28 ns

LVCMOS12_F6 0.64 0.67 0.78 1.04 1.33 1.51 1.70 1.70 1.16 1.35 1.54 1.54 ns

表 20 : 1.8V IOB High Performance (HP) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M -3 -2/-2L/-2G -1 -1M





LVCMOS12_F8 0.64 0.67 0.78 1.04 1.27 1.42 1.55 1.55 1.10 1.26 1.39 1.39 ns

LVDCI_18 0.47 0.50 0.60 0.87 1.99 2.15 2.35 2.35 1.82 1.99 2.19 2.19 ns

LVDCI_15 0.59 0.62 0.73 0.92 1.98 2.23 2.58 2.58 1.81 2.07 2.41 2.41 ns

LVDCI_DV2_18 0.47 0.50 0.60 0.88 1.99 2.15 2.34 2.34 1.82 1.99 2.18 2.18 ns

LVDCI_DV2_15 0.59 0.62 0.73 0.88 1.98 2.23 2.58 2.58 1.81 2.07 2.41 2.41 ns

HSLVDCI_18 0.68 0.72 0.82 0.90 1.99 2.15 2.35 2.35 1.82 1.99 2.19 2.19 ns

HSLVDCI_15 0.68 0.72 0.82 0.93 1.98 2.23 2.58 2.58 1.81 2.07 2.41 2.41 ns

SSTL18_I_S 0.68 0.72 0.82 0.95 1.02 1.15 1.24 1.24 0.85 0.99 1.08 1.08 ns

SSTL18_II_S 0.68 0.72 0.82 1.01 1.17 1.29 1.37 1.38 1.00 1.13 1.21 1.22 ns

SSTL18_I_DCI_S 0.68 0.72 0.82 0.87 0.92 1.06 1.17 1.18 0.75 0.90 1.01 1.02 ns

SSTL18_II_DCI_S 0.68 0.72 0.82 0.82 0.88 0.98 1.08 1.12 0.71 0.83 0.92 0.96 ns

SSTL18_II_T_DCI_S 0.68 0.72 0.82 0.98 0.92 1.06 1.17 1.18 0.75 0.90 1.01 1.02 ns

SSTL15_S 0.68 0.72 0.82 0.82 0.94 1.06 1.15 1.16 0.77 0.91 0.99 1.00 ns

SSTL15_DCI_S 0.68 0.72 0.82 0.90 0.94 1.06 1.15 1.16 0.77 0.90 0.99 1.00 ns

SSTL15_T_DCI_S 0.68 0.72 0.82 0.87 0.94 1.06 1.15 1.15 0.77 0.90 0.99 0.99 ns

SSTL135_S 0.69 0.72 0.82 0.93 0.97 1.10 1.19 1.20 0.80 0.94 1.03 1.03 ns

SSTL135_DCI_S 0.69 0.72 0.82 0.85 0.97 1.09 1.19 1.20 0.80 0.93 1.03 1.03 ns

SSTL135_T_DCI_S 0.69 0.72 0.82 0.93 0.97 1.09 1.19 1.20 0.80 0.93 1.03 1.03 ns

SSTL12_S 0.69 0.72 0.82 1.02 0.96 1.09 1.18 1.18 0.79 0.93 1.02 1.02 ns

SSTL12_DCI_S 0.69 0.72 0.82 0.90 1.03 1.17 1.27 1.27 0.86 1.01 1.11 1.11 ns

SSTL12_T_DCI_S 0.69 0.72 0.82 0.88 1.03 1.17 1.27 1.27 0.86 1.01 1.11 1.11 ns

DIFF_SSTL18_I_S 0.75 0.79 0.92 0.99 1.02 1.15 1.24 1.29 0.85 0.99 1.08 1.13 ns

DIFF_SSTL18_II_S 0.75 0.79 0.92 0.93 1.17 1.29 1.37 1.40 1.00 1.13 1.21 1.24 ns

DIFF_SSTL18_I_DCI_S 0.75 0.79 0.92 0.92 0.92 1.06 1.17 1.24 0.75 0.90 1.01 1.08 ns

DIFF_SSTL18_II_DCI_S 0.75 0.79 0.92 0.96 0.88 0.98 1.08 1.18 0.71 0.83 0.92 1.02 ns

DIFF_SSTL18_II_T_DCI_S 0.75 0.79 0.92 0.92 0.92 1.06 1.17 1.24 0.75 0.90 1.01 1.08 ns

DIFF_SSTL15_S 0.68 0.72 0.82 0.99 0.94 1.06 1.15 1.16 0.77 0.91 0.99 1.00 ns

DIFF_SSTL15_DCI_S 0.68 0.72 0.82 0.96 0.94 1.06 1.15 1.16 0.77 0.90 0.99 1.00 ns

DIFF_SSTL15_T_DCI_S 0.68 0.72 0.82 0.88 0.94 1.06 1.15 1.23 0.77 0.90 0.99 1.07 ns

DIFF_SSTL135_S 0.69 0.72 0.82 1.09 0.97 1.10 1.19 1.20 0.80 0.94 1.03 1.03 ns

DIFF_SSTL135_DCI_S 0.69 0.72 0.82 0.90 0.97 1.09 1.19 1.20 0.80 0.93 1.03 1.03 ns


DIFF_SSTL12_S 0.69 0.72 0.82 0.96 0.96 1.09 1.18 1.18 0.79 0.93 1.02 1.02 ns

DIFF_SSTL12_DCI_S 0.69 0.72 0.82 0.87 1.03 1.17 1.27 1.27 0.86 1.01 1.11 1.11 ns



I/O 規格

TIOPI TIOOP TIOTP


-3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M -3 -2/-2L/-2G -1 -1M





表 21 に、 TIOTPHZ および TIOIBUFDISABLE の値を示します。 TIOTPHZ は、ハイインピーダンスステートのようにトライステートが有効な場合の、 T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。 TIOIBUFDISABLE は、IBUFDISABLE から O 出力までの IOB 遅延です。 HP I/O バンクでは、 DCITERMDISABLE ピン使用時の内部 DCI 終端がオフになるまでの時間は常に TIOTPHZ よりも高速です。HR I/O バンクでは、 INTERMDISABLE ピン使用時の内部 IN_TERM 終端がオフになるまでの時間は常に TIOTPHZ よりも高速です。

SSTL18_I_F 0.68 0.72 0.82 0.95 0.94 1.06 1.15 1.15 0.77 0.91 0.99 0.99 ns

SSTL18_II_F 0.68 0.72 0.82 1.01 0.97 1.09 1.16 1.21 0.80 0.93 1.00 1.05 ns

SSTL18_I_DCI_F 0.68 0.72 0.82 0.87 0.89 1.02 1.10 1.15 0.72 0.86 0.94 0.99 ns

SSTL18_II_DCI_F 0.68 0.72 0.82 0.82 0.89 1.02 1.10 1.10 0.72 0.86 0.94 0.94 ns

SSTL18_II_T_DCI_F 0.68 0.72 0.82 0.98 0.89 1.02 1.10 1.15 0.72 0.86 0.94 0.99 ns

SSTL15_F 0.68 0.72 0.82 0.82 0.89 1.01 1.09 1.09 0.72 0.85 0.93 0.93 ns

SSTL15_DCI_F 0.68 0.72 0.82 0.90 0.89 1.01 1.09 1.12 0.72 0.85 0.93 0.96 ns

SSTL15_T_DCI_F 0.68 0.72 0.82 0.87 0.89 1.01 1.09 1.12 0.72 0.85 0.93 0.96 ns

SSTL135_F 0.69 0.72 0.82 0.93 0.88 1.00 1.08 1.12 0.71 0.85 0.92 0.96 ns

SSTL135_DCI_F 0.69 0.72 0.82 0.85 0.89 1.00 1.08 1.12 0.72 0.85 0.92 0.96 ns

SSTL135_T_DCI_F 0.69 0.72 0.82 0.93 0.89 1.00 1.08 1.12 0.72 0.85 0.92 0.96 ns

SSTL12_F 0.69 0.72 0.82 1.02 0.88 1.00 1.08 1.12 0.71 0.84 0.92 0.96 ns

SSTL12_DCI_F 0.69 0.72 0.82 0.90 0.91 1.03 1.11 1.11 0.74 0.88 0.95 0.95 ns

SSTL12_T_DCI_F 0.69 0.72 0.82 0.88 0.91 1.03 1.11 1.12 0.74 0.88 0.95 0.96 ns

DIFF_SSTL18_I_F 0.75 0.79 0.92 0.99 0.94 1.06 1.15 1.23 0.77 0.91 0.99 1.07 ns

DIFF_SSTL18_II_F 0.75 0.79 0.92 0.93 0.97 1.09 1.16 1.24 0.80 0.93 1.00 1.08 ns

DIFF_SSTL18_I_DCI_F 0.75 0.79 0.92 0.92 0.89 1.02 1.10 1.23 0.72 0.86 0.94 1.07 ns

DIFF_SSTL18_II_DCI_F 0.75 0.79 0.92 0.96 0.89 1.02 1.10 1.16 0.72 0.86 0.94 1.00 ns

DIFF_SSTL18_II_T_DCI_F 0.75 0.79 0.92 0.92 0.89 1.02 1.10 1.24 0.72 0.86 0.94 1.08 ns

DIFF_SSTL15_F 0.68 0.72 0.82 0.99 0.89 1.01 1.09 1.09 0.72 0.85 0.93 0.93 ns

DIFF_SSTL15_DCI_F 0.68 0.72 0.82 0.96 0.89 1.01 1.09 1.12 0.72 0.85 0.93 0.96 ns

DIFF_SSTL15_T_DCI_F 0.68 0.72 0.82 0.88 0.89 1.01 1.09 1.20 0.72 0.85 0.93 1.03 ns

DIFF_SSTL135_F 0.69 0.72 0.82 1.09 0.88 1.00 1.08 1.12 0.71 0.85 0.92 0.96 ns

DIFF_SSTL135_DCI_F 0.69 0.72 0.82 0.90 0.89 1.00 1.08 1.12 0.72 0.85 0.92 0.96 ns


DIFF_SSTL12_F 0.69 0.72 0.82 0.96 0.88 1.00 1.08 1.12 0.71 0.84 0.92 0.96 ns

DIFF_SSTL12_DCI_F 0.69 0.72 0.82 0.87 0.91 1.03 1.11 1.11 0.74 0.88 0.95 0.95 ns


表 21 : IOB トライステート出力のスイッチ特性

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

TIOTPHZ T 入力からパッドのハイインピーダンス 0.76 0.86 0.99 0.99 ns


I/O 規格

TIOPI TIOOP TIOTP


-3 -2/-2L/-2G -1 -1M -3 -2/-2L/

-2G -1 -1M -3 -2/-2L/-2G -1 -1M





I/O 規格での調整計測方法

入力遅延の計測

表 22 に、入力遅延の計測に使用するテストセットアップパラメーターを示します。

TIOIBUFDISABLE_HR HR I/O バンクでの IBUFDISABLE から O 出力までのIBUF ターンオン時間

1.72 1.89 2.14 2.14 ns

TIOIBUFDISABLE_HP HP I/O バンクでの IBUFDISABLE から O 出力までのIBUF ターンオン時間

1.31 1.46 1.76 1.76 ns

表 22 : 入力遅延の計測方法

説明 I/O 規格の属性 VL(1)(2) VH

(1)(2)VMEAS(1)(4)(6)

VREF(1)(3)(5)

LVCMOS、 1.2V LVCMOS12 0.1 1.1 0.6 –

LVCMOS、 1.5V LVCMOS15 0.1 1.4 0.75 –

LVCMOS、 1.8V LVCMOS18 0.1 1.7 0.9 –

LVCMOS、 2.5V LVCMOS25 0.1 2.4 1.25 –

LVCMOS、 3.3V LVCMOS33 0.1 3.2 1.65 –

LVTTL、 3.3V LVTTL 0.1 3.2 1.65 –

MOBILE_DDR、 1.8V MOBILE_DDR 0.1 1.7 0.9 –

PCI33、 3.3V PCI33_3 0.1 3.2 1.65 –

HSTL (高速トランシーバーロジック )、クラス I、1.2V HSTL_I_12 VREF – 0.5 VREF + 0.5 VREF 0.60

HSTL、クラス I および II、 1.5V HSTL_I、 HSTL_II VREF – 0.65 VREF + 0.65 VREF 0.75

HSTL、クラス I および II、 1.8V HSTL_I_18、HSTL_II_18

VREF – 0.8 VREF + 0.8 VREF 0.90

HSUL (高速非終端ロジック )、 1.2V HSUL_12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL (スタブ終端トランシーバーロジック )、 1.2V SSTL12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL、 1.35V SSTL135、 SSTL135_R VREF – 0.575 VREF + 0.575 VREF 0.675

SSTL、 1.5V SSTL15、 SSTL15_R VREF – 0.65 VREF + 0.65 VREF 0.75

SSTL、クラス I および II、 1.8V SSTL18_I、 SSTL18_II VREF – 0.8 VREF + 0.8 VREF 0.90

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 0.9 – 0.125 0.9 + 0.125 0(6) –

DIFF_HSTL、クラス I、 1.2V DIFF_HSTL_I_12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_HSTL、クラス I および II、 1.5V DIFF_HSTL_I、DIFF_HSTL_II

0.75 – 0.125 0.75 + 0.125 0(6) –

DIFF_HSTL、クラス I および II、 1.8V DIFF_HSTL_I_18、DIFF_HSTL_II_18

0.9 – 0.125 0.9 + 0.125 0(6) –

DIFF_HSUL、 1.2V DIFF_HSUL_12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_SSTL、 1.2V DIFF_SSTL12 0.6 – 0.125 0.6 + 0.125 0(6) –

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、DIFF_SSTL135_R

0.675 – 0.125 0.675 + 0.125 0(6) –

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、DIFF_SSTL15_R

0.75 – 0.125 0.75 + 0.125 0(6) –

表 21 : IOB トライステート出力のスイッチ特性 (続き)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M





出力遅延の計測

出力遅延は、短い出力トレースで計測されます。すべてのテストで標準の終端を使用しました。トレースの伝搬遅延は個別に特性評価され、終的な計測値から差し引かれるため、図 1 および図 2 に示す一般的なテストセットアップには含まれていません。

DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V DIFF_SSTL18_I、DIFF_SSTL18_II

0.9 – 0.125 0.9 + 0.125 0(6) –

LVDS (低電圧差動信号)、 1.8V LVDS 0.9 – 0.125 0.9 + 0.125 0(6) –

LVDS_25、 2.5V LVDS_25 1.2 – 0.125 1.2 + 0.125 0(6) –

BLVDS_25、 2.5V BLVDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

MINI_LVDS_25、 2.5V MINI_LVDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

PPDS_25 PPDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

RSDS_25 RSDS_25 1.25 – 0.125 1.25 + 0.125 0(6) –

TMDS_33 TMDS_33 3 – 0.125 3 + 0.125 0(6) –

注記 :

1. LVDCI の入力遅延計測方法のパラメーターは、同じ電圧の LVCMOS 規格と共通です。 HSLVDCI の入力遅延計測方法のパラメーターは、同じ

電圧の HSTL_II 規格と共通です。その他すべての DCI 規格のパラメーターは、それぞれ対応する non-DCI 規格と共通です。

2. 入力波形は VL と VH 間で切り替わります。

3. 標準、小、大それぞれの VREF 値が計測されます。レポートされる遅延は、これら計測値のワーストケースを反映します。記載されている

VREF 値は標準値です。

4. 計測を開始する入力電圧レベルです。

5. IBIS モデルで使用される、および/または図 1 に示す VREF/VMEAS パラメーターとは無関係の入力基準電圧です。

6. 記載されている値は差動入力電圧です。

X-Ref Target - Figure 1

図 1 : シングルエンドのテストセットアップ


図 2 : 差動のテストセットアップ

表 22 : 入力遅延の計測方法 (続き)

説明 I/O 規格の属性 VL(1)(2) VH

(1)(2)VMEAS(1)(4)(6)

VREF(1)(3)(5)

VREF

RREF

VMEAS(Voltage Level When Taking Delay Measurement)

CREF (Probe Capacitance)

FPGA Output

DS183_06_010716

RREF VMEAS

+

–

CREF

FPGA Output

DS183_07_010716





VREF、 RREF、 CREF、および VMEAS パラメーターによって、各 I/O 規格のテスト条件が完全に設定されます。アプリケーションにおける伝搬遅延は、次の手順に従って IBIS シミュレーションを実行するとも正確に見積もることができます。

1. 表 23 の値を用いて一般的なテストセットアップに使用される出力ドライバーをシミュレーションします。

2. VMEAS までの時間を記録します。

3. 負荷を示すために適切な IBIS モデルまたは容量値を用いて実際の PCB トレースと負荷に通常使用される出力ドライバーをシミュレーションします。

4. VMEAS までの時間を記録します。

5. 手順 2 と手順 4 の結果を比較します。遅延の増加または減少から PCB トレースの実際の伝搬遅延がわかります。

表 23 : 出力遅延の計測方法

説明 I/O 規格の属性RREF ()

CREF(1)

(pF)VMEAS

(V)VREF(V)

LVCMOS、 1.2V LVCMOS12 1M 0 0.6 0

LVCMOS/LVDCI/HSLVDCI、 1.5V LVCMOS15、 LVDCI_15、HSLVDCI_15

1M 0 0.75 0

LVCMOS/LVDCI/HSLVDCI、 1.8V LVCMOS18、 LVDCI_15、HSLVDCI_18

1M 0 0.9 0



LVTTL、 3.3V LVTTL 1M 0 1.65 0

PCI33、 3.3V PCI33_3 25 10 1.65 0

HSTL (高速トランシーバーロジック )、クラス I、1.2V HSTL_I_12 50 0 VREF 0.6

HSTL、クラス I、 1.5V HSTL_I 50 0 VREF 0.75

HSTL、クラス II、 1.5V HSTL_II 25 0 VREF 0.75

HSTL、クラス I、 1.8V HSTL_I_18 50 0 VREF 0.9

HSTL、クラス II、 1.8V HSTL_II_18 25 0 VREF 0.9

HSUL (高速非終端ロジック )、 1.2V HSUL_12 50 0 VREF 0.6

SSTL12、 1.2V SSTL12 50 0 VREF 0.6

SSTL135/SSTL135_R、 1.35V SSTL135、 SSTL135_R 50 0 VREF 0.675

SSTL15/SSTL15_R、 1.5V SSTL15、 SSTL15_R 50 0 VREF 0.75

SSTL (スタブ直列終端ロジック )、クラス I および II、 1.8V

SSTL18_I、 SSTL18_II 50 0 VREF 0.9

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 50 0 VREF 0.9

DIFF_HSTL、クラス I、 1.2V DIFF_HSTL_I_12 50 0 VREF 0.6

DIFF_HSTL、クラス I および II、 1.5V DIFF_HSTL_I、 DIFF_HSTL_II 50 0 VREF 0.75

DIFF_HSTL、クラス I および II、 1.8V DIFF_HSTL_I_18、 DIFF_HSTL_II_18 50 0 VREF 0.9

DIFF_HSUL_12、 1.2V DIFF_HSUL_12 50 0 VREF 0.6

DIFF_SSTL12、 1.2V DIFF_SSTL12 50 0 VREF 0.6

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、 DIFF_SSTL135_R 50 0 VREF 0.675

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、 DIFF_SSTL15_R 50 0 VREF 0.75

DIFF_SSTL18、クラス I および II、 1.8V DIFF_SSTL18_I、 DIFF_SSTL18_II 50 0 VREF 0.9

LVDS (低電圧差動信号)、 1.8V LVDS 100 0 0(2) 0

LVDS, 2.5V LVDS_25 100 0 0(2) 0

BLVDS (バス LVDS)、 2.5V BLVDS_25 100 0 0(2) 0

Mini LVDS、 2.5V MINI_LVDS_25 100 0 0(2) 0

PPDS_25 PPDS_25 100 0 0(2) 0





入力/出力ロジックのスイッチ特性

RSDS_25 RSDS_25 100 0 0(2) 0

TMDS_33 TMDS_33 50 0 0(2) 3.3

注記 :

1. CREF はプローブの容量を示し、通常は 0pF です。

2. 記載されている値は差動出力電圧です。

表 24 : ILOGIC のスイッチ特性

シンボル説明スピードグレード

単位-3 -2/-2L/-2G -1 -1M

セットアップ/ホールド

TICE1CK/TICKCE1 CE1 ピンの CLK に対するセットアップ/ホールド 0.42/0.00 0.48/0.00 0.67/0.00 0.67/0.00 ns

TISRCK/TICKSR SR ピンの CLK に対するセットアップ/ホールド 0.53/0.01 0.61/0.01 0.99/0.01 0.99/0.01 ns

TIDOCKE2/TIOCKDE2 D ピンの CLK に対するセットアップ/ホールド (遅延なし ) (HP I/O バンクのみ)

0.01/0.27 0.01/0.29 0.01/0.34 0.01/0.34 ns

TIDOCKDE2/TIOCKDDE2 DDLY ピンの CLK に対するセットアップ/ホールド (IDELAY を使用) (HP I/O バンクのみ)

0.01/0.27 0.02/0.29 0.02/0.34 0.02/0.34 ns

TIDOCKE3/TIOCKDE3 D ピンの CLK に対するセットアップ/ホールド (遅延なし ) (HR I/O バンクのみ)

0.01/0.27 0.01/0.29 0.01/0.34 0.01/0.34 ns

TIDOCKDE3/TIOCKDDE3 DDLY ピンの CLK に対するセットアップ/ホールド (IDELAY を使用) (HR I/O バンクのみ)

0.01/0.27 0.02/0.29 0.02/0.34 0.02/0.34 ns

組み合わせ

TIDIE2 D ピンから O ピンまでの伝搬遅延 (遅延なし )(HP I/O バンクのみ)

0.09 0.10 0.12 0.12 ns

TIDIDE2 DDLY ピンから O ピンまでの伝搬遅延 (IDELAY を使用) (HP I/O バンクのみ)

0.10 0.11 0.13 0.13 ns

TIDIE3 D ピンから O ピンまでの伝搬遅延 (遅延なし )(HR I/O バンクのみ)

0.09 0.10 0.12 0.12 ns

TIDIDE3 DDLY ピンから O ピンまでの伝搬遅延 (IDELAY を使用) (HR I/O バンクのみ)

0.10 0.11 0.13 0.13 ns

シーケンシャル遅延

TIDLOE2 フリップフロップをラッチとして使用する場合の Dピンから Q1 ピンまでの遅延 (遅延なし )(HP I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TIDLODE2 フリップフロップをラッチとして使用する場合のDDLY ピンから Q1 ピンまでの遅延 (IDELAY を使用) (HP I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TIDLOE3 フリップフロップをラッチとして使用する場合の Dピンから Q1 ピンまでの遅延 (遅延なし )(HR I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TIDLODE3 フリップフロップをラッチとして使用する場合のDDLY ピンから Q1 ピンまでの遅延 (IDELAY を使用) (HR I/O バンクのみ)

0.36 0.39 0.45 0.45 ns

TICKQ CLK から Q 出力までの遅延 0.47 0.50 0.58 0.58 ns

TRQ_ILOGICE2 SR ピンから OQ/TQ 出力までの遅延 (HP I/O バンクのみ)

0.84 0.94 1.16 1.16 ns

表 23 : 出力遅延の計測方法 (続き)

説明 I/O 規格の属性RREF ()

CREF(1)

(pF)VMEAS

(V)VREF(V)





TGSRQ_ILOGICE2 グローバルセット / リセットから Q 出力までの遅延(HP I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

TRQ_ILOGICE3 SR ピンから OQ/TQ 出力までの遅延 (HR I/O バンクのみ)

0.84 0.94 1.16 1.16 ns

TGSRQ_ILOGICE3 グローバルセット / リセットから Q 出力までの遅延(HR I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

セット / リセット

TRPW_ILOGICE2 小パルス幅、 SR 入力 (HP I/O バンクのみ) 0.54 0.63 0.63 0.63 ns、小

TRPW_ILOGICE3 小パルス幅、 SR 入力 (HR I/O バンクのみ) 0.54 0.63 0.63 0.63 ns、小

表 25 : OLOGIC のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M


TODCK/TOCKD D1/D2 ピンの CLK に対するセットアップ/ホールド 0.45/-0.13 0.50/-0.13 0.58/-0.13 0.58/-0.13 ns

TOOCECK/TOCKOCE OCE ピンの CLK に対するセットアップ/ホールド 0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 ns

TOSRCK/TOCKSR SR ピンの CLK に対するセットアップ/ホールド 0.32/0.18 0.38/0.18 0.70/0.18 0.70/0.18 ns

TOTCK/TOCKT T1/T2 ピンの CLK に対するセットアップ/ホールド 0.49/-0.16 0.56/-0.16 0.68/-0.16 0.68/-0.13 ns

TOTCECK/TOCKTCE TCE ピンの CLK に対するセットアップ/ホールド 0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.06 ns

組み合わせ

TODQ D1 から OQ 出力または T1 から TQ 出力までの遅延 0.73 0.81 0.97 0.97 ns


TOCKQ CLK から OQ/TQ 出力までの遅延 0.41 0.43 0.49 0.49 ns

TRQ_OLOGICE2 SR ピンから OQ/TQ 出力までの遅延 (HP I/O バンクのみ)

0.63 0.70 0.83 0.83 ns

TGSRQ_OLOGICE2 グローバルセット / リセットから Q 出力までの遅延 (HP I/O バンクのみ)

7.60 7.60 10.51 10.51 ns

TRQ_OLOGICE3 SR ピンから OQ/TQ 出力までの遅延 (HR I/O バンクのみ)

0.63 0.70 0.83 0.83 ns

TGSRQ_OLOGICE3 グローバルセット / リセットから Q 出力までの遅延 (HR I/O バンクのみ)

7.60 7.60 10.51 10.51 ns


TRPW_OLOGICE2 小パルス幅、 SR 入力 (HP I/O バンクのみ)

0.54 0.54 0.63 0.63 ns、小

TRPW_OLOGICE3 小パルス幅、 SR 入力 (HR I/O バンクのみ)

0.54 0.54 0.63 0.63 ns、小

表 24 : ILOGIC のスイッチ特性 (続き)


単位-3 -2/-2L/-2G -1 -1M





入力シリアライザー /デシリアライザーのスイッチ特性

表 26 : ISERDES のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M

制御ラインのセットアップ/ホールド

TISCCK_BITSLIP/TISCKC_B

ITSLIP

BITSLIP ピンの CLKDIV に対するセットアップ/ホールド

0.01/0.12 0.02/0.13 0.02/0.15 0.02/0.15 ns

TISCCK_CE/TISCKC_CE(2) CE ピンの CLK に対するセットアップ/ホー

ルド (CE1 の場合)0.39/-0.02 0.44/-0.02 0.63/-0.02 0.63/-0.02 ns

TISCCK_CE2/TISCKC_CE2(2) CE (CE2) ピンの CLKDIV に対するセット

アップ/ホールド (CE2 の場合)-0.12/0.29 -0.12/0.31 -0.12/0.35 -0.12/0.35 ns

データラインのセットアップ/ホールド

TISDCK_D/TISCKD_D D ピンの CLK に対するセットアップ/ホールド -0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 ns

TISDCK_DDLY/TISCKD_DDLY DDLY ピンの CLK に対するセットアップ/ホールド (IDELAY を使用)(1)

-0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 ns

TISDCK_D_DDR/TISCKD_D_DDR

DDR モードでの、 D ピンの CLK に対するセットアップ/ホールド

-0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 ns

TISDCK_DDLY_DDR/TISCK

D_DDLY_DDR

DDR モードでの、 D ピンの CLK に対するセットアップ/ホールド (IDELAY を使用)(1)

0.11/0.11 0.12/0.12 0.15/0.15 0.15/0.15 ns


TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延 0.46 0.47 0.58 0.58 ns

伝搬遅延

TISDO_DO D 入力から DO 出力ピンまでの遅延 0.09 0.10 0.12 0.12 ns

注記 :

1. タップが 0 の場合の値です。

2. TISCCK_CE2 および TISCKC_CE2 は、タイミングレポートでは TISCCK_CE/TISCKC_CE と表示されます。





出力シリアライザー /デシリアライザーのスイッチ特性

入力/出力遅延のスイッチ特性

表 27 : OSERDES のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M


TOSDCK_D/TOSCKD_D D 入力の CLKDIV に対するセットアップ/ホールド

0.37/0.02 0.40/0.02 0.55/0.02 0.55/0.02 ns

TOSDCK_T/TOSCKD_T(1) T 入力の CLK に対するセットアップ/ホー

ルド

0.49/-0.15 0.56/-0.15 0.68/-0.15 0.68/-0.15 ns

TOSDCK_T2/TOSCKD_T2(1) T 入力の CLKDIV に対するセットアップ/

ホールド

0.27/-0.15 0.30/-0.15 0.34/-0.15 0.34/-0.15 ns

TOSCCK_OCE/TOSCKC_OCE OCE 入力の CLK に対するセットアップ/ホールド

0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 ns

TOSCCK_S SR ( リセット ) 入力の CLKDIV に対するセットアップ

0.41 0.46 0.75 0.75 ns

TOSCCK_TCE/TOSCKC_TCE TCE 入力の CLK に対するセットアップ/ホールド

0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.01 ns


TOSCKO_OQ CLK から OQ までの Clock-to-Out 遅延 0.35 0.37 0.42 0.42 ns

TOSCKO_TQ CLK から TQ までの Clock-to-Out 遅延 0.41 0.43 0.49 0.49 ns

組み合わせ

TOSDO_TTQ T 入力から TQ 出力までの遅延 0.73 0.81 0.97 0.97 ns

注記 :

1. TOSDCK_T2 および TOSCKD_T2 は、タイミングレポートでは TOSDCK_T/TOSCKD_T と表示されます。

表 28 : 入力/出力遅延のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M

IDELAYCTRL

TDLYCCO_RDY IDELAYCTRL のリセットからレディ 3.22 3.22 3.22 3.22 µs

FIDELAYCTRL_REF REFCLK 周波数 = 200.0(1) 200 200 200 200 MHz

REFCLK 周波数 = 300.0(1) 300 300 N/A N/A MHz

REFCLK 周波数 = 400.0(1) 400 400 N/A N/A MHz

IDELAYCTRL_REF_PRECISION REFCLK 精度 ±10 ±10 ±10 ±10 MHz

TIDELAYCTRL_RPW 小リセットパルス幅 52.00 52.00 52.00 52.00 ns

IDELAY/ODELAY

TIDELAYRESOLUTION IDELAY/ODELAY チェーンの遅延精度 1/(32 x 2 x FREF) µs

TIDELAYPAT_JIT および TODELAYPAT_JIT

クロックパターンの遅延チェーンにおけるパターン依存周期ジッター (2)

0 0 0 0 ps/タップ

ランダムデータパターンの遅延チェーンにおけるパターン依存周期ジッター(PRBS 23)(3)

±5 ±5 ±5 ±5 ps/タップ

ランダムデータパターンの遅延チェーンにおけるパターン依存周期ジッター(PRBS 23)(4)

±9 ±9 ±9 ±9 ps/タップ





TIDELAY_CLK_MAX/TODELAY_CLK_MAX

IDELAY/ODELAY への CLK 入力の大周波数

800 800 710 710 MHz

TIDCCK_CE/TIDCKC_CE CE ピンの C に対するセットアップ/ホールド (IDELAY を使用)

0.11/0.10 0.14/0.12 0.18/0.14 0.18/0.14 ns

TODCCK_CE/TODCKC_CE CE ピンの C に対するセットアップ/ホールド (ODELAY を使用)

0.14/0.03 0.16/0.04 0.19/0.05 0.19/0.05 ns

TIDCCK_INC/TIDCKC_INC INC ピンの C に対するセットアップ/ホールド (IDELAY を使用)

0.10/0.14 0.12/0.16 0.14/0.20 0.14/0.20 ns

TODCCK_INC/TODCKC_INC INC ピンの C に対するセットアップ/ホールド (ODELAY を使用)

0.10/0.07 0.12/0.08 0.13/0.09 0.13/0.09 ns

TIDCCK_RST/TIDCKC_RST RST ピンの C に対するセットアップ/ホールド (IDELAY を使用)

0.13/0.08 0.14/0.10 0.16/0.12 0.16/0.12 ns

TODCCK_RST/TODCKC_RST RST ピンの C に対するセットアップ/ホールド (ODELAY を使用)

0.16/0.04 0.19/0.06 0.24/0.08 0.24/0.08 ns

TIDDO_IDATAIN IDELAY の伝搬遅延注記 5 注記 5 注記 5 注記 5 ps

TODDO_ODATAIN ODELAY の伝搬遅延注記 5 注記 5 注記 5 注記 5 ps

注記 :

1. タップ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。

2. HIGH_PERFORMANCE モードが TRUE または FALSE の場合です。

3. HIGH_PERFORMANCE モードが TRUE の場合です。

4. HIGH_PERFORMANCE モードが FALSE の場合です。

5. 遅延は IDELAY/ODELAY タップの設定に依存します。実際の値は、タイミングレポートを参照してください。

表 29 : IO_FIFO のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M

IO_FIFO の Clock-to-Out 遅延

TOFFCKO_DO RDCLK から Q 出力までの遅延 0.51 0.56 0.63 0.63 ns

TCKO_FLAGS クロックから IO_FIFO フラグまでの遅延

0.59 0.62 0.81 0.81 ns


TCCK_D/TCKC_D D 入力から WRCLK 0.43/-0.01 0.47/-0.01 0.53/-0.01 0.53/0.09 ns

TIFFCCK_WREN/TIFFCKC_WREN WREN から WRCLK 0.39/-0.01 0.43/-0.01 0.50/-0.01 0.50/-0.01 ns

TOFFCCK_RDEN/TOFFCKC_RDEN RDEN から RDCLK 0.49/0.01 0.53/0.02 0.61/0.02 0.61/0.02 ns

小パルス幅

TPWH_IO_FIFO RESET、 RDCLK、 WRCLK 0.81 0.92 1.08 1.08 ns

TPWL_IO_FIFO RESET、 RDCLK、 WRCLK 0.81 0.92 1.08 1.08 ns

大周波数

FMAX RDCLK および WRCLK 533.05 470.37 400.00 400.00 MHz

表 28 : 入力/出力遅延のスイッチ特性 (続き)


単位-3 -2/-2L/-2G -1 -1M





CLB のスイッチ特性

表 30 : CLB のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M

組み合わせ遅延

TILO An – Dn LUT アドレスから A までの遅延 0.05 0.05 0.06 0.06 ns、大

TILO_2 An – Dn LUT アドレスから AMUX/CMUXまでの遅延

0.15 0.16 0.19 0.19 ns、大

TILO_3 An – Dn LUT アドレスから BMUX_A までの遅延

0.24 0.25 0.30 0.30 ns、大

TITO An – Dn 入力から A – DQ 出力までの遅延 0.58 0.61 0.74 0.74 ns、大

TAXA AX 入力から AMUX 出力までの遅延 0.38 0.40 0.49 0.49 ns、大

TAXB AX 入力から BMUX 出力までの遅延 0.40 0.42 0.52 0.52 ns、大

TAXC AX 入力から CMUX 出力までの遅延 0.39 0.41 0.50 0.50 ns、大

TAXD AX 入力から DMUX 出力までの遅延 0.43 0.44 0.52 0.52 ns、大

TBXB BX 入力から BMUX 出力までの遅延 0.31 0.33 0.40 0.40 ns、大

TBXD BX 入力から DMUX 出力までの遅延 0.38 0.39 0.47 0.47 ns、大

TCXC CX 入力から CMUX 出力までの遅延 0.27 0.28 0.34 0.34 ns、大

TCXD CX 入力から DMUX 出力までの遅延 0.33 0.34 0.41 0.41 ns、大

TDXD DX 入力から DMUX 出力までの遅延 0.32 0.33 0.40 0.40 ns、大


TCKO クロックから AQ – DQ 出力までの遅延 0.26 0.27 0.32 0.32 ns、大

TSHCKO クロックから AMUX – DMUX 出力までの遅延 0.32 0.32 0.39 0.39 ns、大

クロック CLK 前後における CLB フリップフロップのセットアップ/ホールドタイム

TAS/TAH A – D フリップフロップの AN – DN 入力からCLK

0.01/0.12 0.02/0.13 0.03/0.18 0.03/0.24 ns、小

TDICK/TCKDI A – D フリップフロップの AX – DX 入力からCLK

0.04/0.14 0.04/0.14 0.05/0.20 0.05/0.26 ns、小

MUX および/またはキャリーロジックを介する A – D フリップフロップの AX – DX 入力から CLK

0.36/0.10 0.37/0.11 0.46/0.16 0.46/0.22 ns、小

TCECK_CLB/TCKCE_CLB A – D フリップフロップの CE 入力から CLK 0.19/0.05 0.20/0.05 0.25/0.05 0.25/0.11 ns、小

TSRCK/TCKSR A – D フリップフロップの SR 入力から CLK 0.30/0.05 0.31/0.07 0.37/0.09 0.37/0.22 ns、小


TSRMIN SR 入力小パルス幅 0.52 0.78 1.04 1.04 ns、小

TRQ SR 入力から AQ – DQ フリップフロップまでの遅延

0.38 0.38 0.46 0.46 ns、大

TCEO CE 入力から AQ – DQ フリップフロップまでの遅延

0.34 0.35 0.43 0.43 ns、大

FTOG トグル周波数 (エクスポート制御用) 1818 1818 1818 1818 MHz





CLB 分散 RAM のスイッチ特性 (SLICEM のみ)

CLB シフトレジスタのスイッチ特性 (SLICEM のみ)

表 31 : CLB 分散 RAM のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M


TSHCKO(1) クロックから A – B 出力までの遅延 0.68 0.70 0.85 0.85 ns、大

TSHCKO_1 クロックから AMUX – BMUX 出力までの遅延

0.91 0.95 1.15 1.15 ns、大

クロック CLK 前後におけるセットアップタイムおよびホールドタイム

TDS_LRAM/TDH_LRAM A – D 入力から CLK 0.45/0.23 0.45/0.24 0.54/0.27 0.54/0.28 ns、小

TAS_LRAM/TAH_LRAM An 入力からクロック 0.13/0.50 0.14/0.50 0.17/0.58 0.17/0.61 ns、小

MUX および/またはキャリーロジックを介する An 入力からクロック

0.40/0.16 0.42/0.17 0.52/0.23 0.52/0.29 ns、小

TWS_LRAM/TWH_LRAM WE 入力からクロック 0.29/0.09 0.30/0.09 0.36/0.09 0.36/0.11 ns、小

TCECK_LRAM/TCKCE_LRAM CE 入力から CLK 0.29/0.09 0.30/0.09 0.37/0.09 0.37/0.11 ns、小

クロック CLK

TMPW 小パルス幅 0.68 0.77 0.91 0.91 ns、小

TMCP 小クロック周期 1.35 1.54 1.82 1.82 ns、小

注記 :

1. TSHCKO は CLK から XMUX 出力までの遅延も表します。タイミングレポートで、 CLK から XMUX までのパスを参照してください。

表 32 : CLB シフトレジスタのスイッチ特性


単位-3 -2/-2L/-2G -1 -1M


TREG クロックから A – D 出力までの遅延 0.96 0.98 1.20 1.20 ns、大

TREG_MUX クロックから AMUX – DMUX 出力までの遅延

1.19 1.23 1.50 1.50 ns、大

TREG_M31 クロックから M31 出力を介した DMUX 0.89 0.91 1.10 1.10 ns、大


TWS_SHFREG/TWH_SHFREG WE 入力 0.26/0.09 0.27/0.09 0.33/0.09 0.33/0.11 ns、小

TCECK_SHFREG/TCKCE_SHFREG CE 入力から CLK 0.27/0.09 0.28/0.09 0.33/0.09 0.33/0.11 ns、小

TDS_SHFREG/TDH_SHFREG A – D 入力から CLK 0.28/0.26 0.28/0.26 0.33/0.30 0.33/0.36 ns、小

クロック CLK

TMPW_SHFREG 小パルス幅 0.55 0.65 0.78 0.78 ns、小





ブロック RAM および FIFO のスイッチ特性

表 33 : ブロック RAM および FIFO のスイッチ特性

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

ブロック RAM および FIFO の Clock-to-Out 遅延

TRCKO_DO および

TRCKO_DO_REG(1)

クロック CLK から DOUT 出力までの遅延(出力レジスタなし )(2)(3)

1.57 1.80 2.08 2.08 ns、大

クロック CLK から DOUT 出力までの遅延(出力レジスタあり )(4)(5)

0.54 0.63 0.75 0.75 ns、大

TRCKO_DO_ECC および

TRCKO_DO_ECC_REG

ECC を使用した場合のクロック CLK から DOUT 出力までの遅延 (出力レジスタなし )(2)(3)

2.35 2.58 3.26 3.26 ns、大

ECC を使用した場合のクロック CLK から DOUT 出力までの遅延 (出力レジスタあり )(4)(5)

0.62 0.69 0.80 0.80 ns、大

TRCKO_DO_CASCOUT および

TRCKO_DO_CASCOUT_REG

カスケード接続した場合のクロック CLKから DOUT 出力までの遅延 (出力レジスタなし )(2)

2.21 2.45 2.80 2.80 ns、大

カスケード接続した場合のクロック CLKから DOUT 出力までの遅延 (出力レジスタあり )(4)

0.98 1.08 1.24 1.24 ns、大

TRCKO_FLAGS クロック CLK から FIFO フラグ出力までの遅延(6)

0.65 0.74 0.89 0.89 ns、大

TRCKO_POINTERS クロック CLK から FIFO ポインター出力までの遅延(7)

0.79 0.87 0.98 0.98 ns、大

TRCKO_PARITY_ECC エンコード専用モードの ECC を使用した場合のクロック CLK から ECCPARITY までの遅延

0.66 0.72 0.80 0.80 ns、大

TRCKO_SDBIT_ECC および

TRCKO_SDBIT_ECC_REG

クロック CLK から BITERR 出力までの遅延 (出力レジスタなし )

2.17 2.38 3.01 3.01 ns、大

クロック CLK から BITERR 出力までの遅延 (出力レジスタあり )

0.57 0.65 0.76 0.76 ns、大

TRCKO_RDADDR_ECC およびTRCKO_RDADDR_ECC_REG

ECC を使用した場合のクロック CLK からRDADDR 出力までの遅延 (出力レジスタなし )

0.64 0.74 0.90 0.90 ns、大

ECC を使用した場合のクロック CLK からRDADDR 出力までの遅延 (出力レジスタあり )

0.71 0.79 0.92 0.92 ns、大


TRCCK_ADDRA/TRCKC_ADDRA ADDR 入力(8) 0.38/0.27 0.42/0.28 0.48/0.31 0.48/0.38 ns、小

TRDCK_DI_WF_NC/TRCKD_DI_WF_NC

ブロック RAM を WRITE_FIRST またはNO_CHANGE モードにコンフィギュレーションした場合のデータ入力セットアップ/ホールドタイム(9)

0.49/0.51 0.55/0.53 0.63/0.57 0.63/0.57 ns、小

TRDCK_DI_RF/TRCKD_DI_RF ブロック RAM を READ_FIRST モードにコンフィギュレーションする場合のデータ入力セットアップ/ホールドタイム(9)

0.17/0.25 0.19/0.29 0.21/0.35 0.21/0.35 ns、小





TRDCK_DI_ECC/TRCKD_DI_ECC 標準モードのブロック RAM ECC を使用した場合の DIN 入力(9)

0.42/0.37 0.47/0.39 0.53/0.43 0.53/0.58 ns、小

TRDCK_DI_ECCW/TRCKD_DI_ECCW

ブロック RAM ECC エンコードのみを使用した場合の DIN 入力(9)

0.79/0.37 0.87/0.39 0.99/0.43 0.99/0.58 ns、小

TRDCK_DI_ECC_FIFO/TRCKD_DI_ECC_FIFO

標準モードの FIFO ECC を使用した場合のDIN 入力(9)

0.89/0.47 0.98/0.50 1.12/0.54 1.12/0.69 ns、小

TRCCK_INJECTBITERR/TRCKC_INJECTBITERR

ECC モードでシングル/ダブルビットエラーを挿入

0.49/0.30 0.55/0.31 0.63/0.34 0.63/0.43 ns、小

TRCCK_EN/TRCKC_EN ブロック RAM のイネーブル (EN) 入力 0.30/0.17 0.33/0.18 0.38/0.20 0.38/0.32 ns、小

TRCCK_REGCE/TRCKC_REGCE 出力レジスタの CE 入力 0.21/0.13 0.25/0.13 0.31/0.14 0.31/0.19 ns、小

TRCCK_RSTREG/TRCKC_RSTREG 同期 RSTREG 入力 0.25/0.06 0.27/0.06 0.29/0.06 0.29/0.14 ns、小

TRCCK_RSTRAM/TRCKC_RSTRAM 同期 RSTRAM 入力 0.27/0.35 0.29/0.37 0.31/0.39 0.31/0.39 ns、小

TRCCK_WEA/TRCKC_WEA ライトイネーブル (WE) 入力 (ブロックRAM のみ)

0.38/0.15 0.41/0.16 0.46/0.17 0.46/0.29 ns、小

TRCCK_WREN/TRCKC_WREN WREN FIFO 入力 0.39/0.25 0.39/0.30 0.40/0.37 0.40/0.49 ns、小

TRCCK_RDEN/TRCKC_RDEN RDEN FIFO 入力 0.36/0.26 0.36/0.30 0.37/0.37 0.37/0.49 ns、小

リセット遅延

TRCO_FLAGS リセット RST から FIFO フラグ/ポインターまでの遅延(10)

0.76 0.83 0.93 0.93 ns、大

TRREC_RST/TRREM_RST FIFO リセットリカバリおよび削除タイミング(11)

1.59/-0.68 1.76/-0.68 2.01/-0.68 2.01/-0.68 ns、大

最大周波数

FMAX_BRAM_WF_NC ブロック RAM (Write First および No Change モード )

SDP RF モードではない

601.32 543.77 458.09 458.09 MHz

FMAX_BRAM_RF_PERFORMANCE ブロック RAM (Read First、 Performance モード )

SDP RF モード、ポート A とポート B 間でアドレス重複なし

601.32 543.77 458.09 458.09 MHz

FMAX_BRAM_RF_DELAYED_WRITE ブロック RAM (Read First、 Delayed_write モード )

SDP RF モード、ポート A とポート B 間でアドレス重複の可能性あり

528.26 477.33 400.80 400.80 MHz

表 33 : ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M





FMAX_CAS_WF_NC カスケード接続されたブロック RAM (Write First、 No Change モード )

カスケード接続、 RF モードではない

551.27 493.83 408.00 408.00 MHz

FMAX_CAS_RF_PERFORMANCE カスケード接続されたブロック RAM(Read First、 Performance モード )

RF モードでカスケード接続されている場合、アドレス重複の可能性はなし /1 つのポートが無効

551.27 493.83 408.00 408.00 MHz

FMAX_CAS_RF_DELAYED_WRITE RF モードでカスケード接続されている場合、ポート A とポート B 間でアドレス重複の可能性あり

478.24 427.35 350.88 350.88 MHz

FMAX_FIFO ECC を使用しない場合のすべてのモードの FIFO

601.32 543.77 458.09 458.09 MHz

FMAX_ECC ECC コンフィギュレーションのブロックRAM および FIFO

484.26 430.85 351.12 351.12 MHz

注記 :

1. タイミングレポートでは、すべてのパラメーターが TRCKO_DO と表示されます。

2. TRCKO_DOR には B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOW、 TRCKO_DOPR、および TRCKO_DOPW が含まれます。

3. これらのパラメーターは、 DO_REG = 0 に設定された同期 FIFO にも適用されます。

4. TRCKO_DO には B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOP が含まれます。

5. これらのパラメーターは、 DO_REG = 1 に設定されたマルチレート (非同期) FIFO および同期 FIFO にも適用されます。

6. TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含まれます。

7. TRCKO_POINTERS には、 TRCKO_RDCOUNT および TRCKO_WRCOUNT の両方が含まれます。

8. ADDR のセットアップおよびホールドタイムは、 WE が無効の場合でも、 EN がアサートされるときに満たされている必要があります。満たさ

れていないと、ブロック RAM データが破損する可能性があります。

9. これらのパラメーターには、 A 入力と B 入力、およびそれらのパリティ入力が含まれます。

10. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、および WRCOUNT が含まれます。

11. RDEN および WREN は、リセット前から終了するまでの間 Low に保持しておく必要があります。 FIFO のリセットは、も低速のクロック

(WRCLK または RDCLK) の少なくとも立ち上がりエッジ 5 回分アサートする必要があります。

表 33 : ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M





DSP48E1 のスイッチ特性

表 34 : DSP48E1 のスイッチ特性


単位-3 -2/-2L/-2G -1 -1M

データ /制御ピンから入力レジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_A_AREG/TDSPCKD_A_AREG A 入力から A レジスタ CLK 0.24/0.12 0.27/0.14 0.31/0.16 0.33/0.18 ns

TDSPDCK_B_BREG/TDSPCKD_B_BREG B 入力から B レジスタ CLK 0.28/0.13 0.32/0.14 0.39/0.15 0.41/0.18 ns

TDSPDCK_C_CREG/TDSPCKD_C_CREG C 入力から C レジスタ CLK 0.15/0.15 0.17/0.17 0.20/0.20 0.20/0.22 ns

TDSPDCK_D_DREG/TDSPCKD_D_DREG D 入力から D レジスタ CLK 0.21/0.19 0.27/0.22 0.35/0.26 0.35/0.27 ns

TDSPDCK_ACIN_AREG/TDSPCKD_ACIN_AREG ACIN 入力から A レジスタCLK

0.21/0.12 0.24/0.14 0.27/0.16 0.30/0.16 ns

TDSPDCK_BCIN_BREG/TDSPCKD_BCIN_BREG BCIN 入力から B レジスタ CLK 0.22/0.13 0.25/0.14 0.30/0.15 0.32/0.15 ns

データピンからパイプラインレジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_{A, B}_MREG_MULT/ TDSPCKD_{A, B}_MREG_MULT

{A、 B} 入力から M レジスタCLK (乗算器を使用)

2.04/-0.01 2.34/-0.01 2.79/-0.01 2.79/-0.01 ns

TDSPDCK_{A, D}_ADREG/TDSPCKD_{A, D}_ADREG

{A、 D} 入力から AD レジスタCLK

1.09/-0.02 1.25/-0.02 1.49/-0.02 1.49/-0.02 ns

データ /制御ピンから出力レジスタクロックに対するセットアップタイムおよびホールドタイム

TDSPDCK_{A, B}_PREG_MULT/ TDSPCKD_{A, B} _PREG_MULT

{A、 B} 入力から P レジスタCLK (乗算器を使用)

3.41/-0.24 3.90/-0.24 4.64/-0.24 4.64/-0.24 ns

TDSPDCK_D_PREG_MULT/TDSPCKD_D_PREG_MULT

D 入力から P レジスタ CLK (乗算器を使用)

3.33/-0.62 3.81/-0.62 4.53/-0.62 4.53/-0.62 ns

TDSPDCK_{A, B} _PREG/TDSPCKD_{A, B} _PREG

A または B 入力から P レジスタCLK (乗算器は未使用)

1.47/-0.24 1.68/-0.24 2.00/-0.24 2.00/-0.24 ns

TDSPDCK_C_PREG/ TDSPCKD_C_PREG

C 入力から P レジスタ CLK (乗算器は未使用)

1.30/-0.22 1.49/-0.22 1.78/-0.22 1.78/-0.22 ns

TDSPDCK_PCIN_PREG/ TDSPCKD_PCIN_PREG

PCIN 入力から P レジスタ CLK 1.12/-0.13 1.28/-0.13 1.52/-0.13 1.52/-0.13 ns

CE ピンのセットアップタイムおよびホールドタイム

TDSPDCK_{CEA;CEB}_{AREG;BREG}/ TDSPCKD_{CEA;CEB}_{AREG;BREG}

{CEA、 CEB} 入力から {A、 B}レジスタ CLK

0.30/0.05 0.36/0.06 0.44/0.09 0.44/0.09 ns

TDSPDCK_CEC_CREG/TDSPCKD_CEC_CREG CEC 入力から C レジスタ CLK 0.24/0.08 0.29/0.09 0.36/0.11 0.36/0.11 ns

TDSPDCK_CED_DREG/TDSPCKD_CED_DREG CED 入力から D レジスタ CLK 0.31/-0.02 0.36/-0.02 0.44/-0.02 0.44/0.02 ns

TDSPDCK_CEM_MREG/TDSPCKD_CEM_MREG CEM 入力から M レジスタ CLK 0.26/0.15 0.29/0.17 0.33/0.20 0.33/0.20 ns

TDSPDCK_CEP_PREG/TDSPCKD_CEP_PREG CEP 入力から P レジスタ CLK 0.31/0.01 0.36/0.01 0.45/0.01 0.45/0.01 ns

RST ピンのセットアップタイムおよびホールドタイム

TDSPDCK_{RSTA; RSTB}_{AREG;BREG}/TDSPCKD_{RSTA; RSTB}_{AREG; BREG}

{RSTA、 RSTB} 入力から {A、B} レジスタ CLK

0.34/0.10 0.39/0.11 0.47/0.13 0.47/0.14 ns

TDSPDCK_RSTC_CREG/TDSPCKD_RSTC_CREG RSTC 入力から C レジスタCLK

0.06/0.22 0.07/0.24 0.08/0.26 0.08/0.26 ns

TDSPDCK_RSTD_DREG/TDSPCKD_RSTD_DREG RSTD 入力から D レジスタCLK

0.37/0.06 0.42/0.06 0.50/0.07 0.50/0.07 ns

TDSPDCK_RSTM_MREG/TDSPCKD_RSTM_MREG RSTM 入力から M レジスタCLK

0.18/0.18 0.20/0.21 0.23/0.24 0.23/0.24 ns

TDSPDCK_RSTP_PREG/TDSPCKD_RSTP_PREG RSTP 入力から P レジスタ CLK 0.24/0.01 0.26/0.01 0.30/0.01 0.30/0.11 ns





入力ピンから出力ピンまでの組み合わせ遅延

TDSPDO_A_CARRYOUT_MULT A 入力から CARRYOUT 出力 (乗算器を使用)

3.21 3.69 4.39 4.39 ns

TDSPDO_D_P_MULT D 入力から P 出力 (乗算器を使用)

3.15 3.61 4.30 4.30 ns

TDSPDO_A_P A 入力から P 出力 (乗算器は未使用)

1.30 1.48 1.76 1.76 ns

TDSPDO_C_P C 入力から P 出力 1.13 1.30 1.55 1.55 ns

入力ピンからカスケード接続された出力ピンまでの組み合わせ遅延

TDSPDO_{A; B}_{ACOUT; BCOUT} {A、 B} 入力から {ACOUT、BCOUT} 出力

0.47 0.53 0.63 0.63 ns

TDSPDO_{A, B}_CARRYCASCOUT_MULT {A、B} 入力から CARRYCASCOUT出力 (乗算器を使用)

3.44 3.94 4.69 4.69 ns

TDSPDO_D_CARRYCASCOUT_MULT D 入力から CARRYCASCOUT出力 (乗算器を使用)

3.36 3.85 4.58 4.58 ns

TDSPDO_{A, B}_CARRYCASCOUT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.50 1.72 2.04 2.04 ns

TDSPDO_C_CARRYCASCOUT C 入力から CARRYCASCOUT出力

1.34 1.53 1.83 1.83 ns

カスケード接続された入力ピンからすべての出力ピンまでの組み合わせ遅延

TDSPDO_ACIN_P_MULT ACIN 入力から P 出力 (乗算器を使用)

3.09 3.55 4.24 4.24 ns

TDSPDO_ACIN_P ACIN 入力から P 出力(乗算器は未使用)

1.16 1.33 1.59 1.59 ns

TDSPDO_ACIN_ACOUT ACIN 入力から ACOUT 出力までの遅延

0.32 0.37 0.45 0.45 ns

TDSPDO_ACIN_CARRYCASCOUT_MULT ACIN 入力から CARRYCASCOUT出力 (乗算器を使用)

3.30 3.79 4.52 4.52 ns

TDSPDO_ACIN_CARRYCASCOUT ACIN 入力から CARRYCASCOUT出力 (乗算器は未使用)

1.37 1.57 1.87 1.87 ns

TDSPDO_PCIN_P PCIN 入力から P 出力 0.94 1.08 1.29 1.29 ns

TDSPDO_PCIN_CARRYCASCOUT PCIN 入力から CARRYCASCOUT出力

1.15 1.32 1.57 1.57 ns

出力レジスタクロックから出力ピンまでの Clock-to-Out

TDSPCKO_P_PREG CLK PREG から P 出力 0.33 0.35 0.39 0.39 ns

TDSPCKO_CARRYCASCOUT_PREG CLK PREG から CARRYCASCOUT出力

0.44 0.50 0.59 0.59 ns

パイプラインレジスタクロックから出力ピンまでの Clock-to-Output

TDSPCKO_P_MREG CLK MREG から P 出力 1.42 1.64 1.96 1.96 ns

TDSPCKO_CARRYCASCOUT_MREG CLK MREG から CARRYCASCOUT出力

1.63 1.87 2.24 2.24 ns

TDSPCKO_P_ADREG_MULT CLK ADREG 入力から P 出力(乗算器を使用)

2.30 2.63 3.13 3.13 ns



単位-3 -2/-2L/-2G -1 -1M





TDSPCKO_CARRYCASCOUT_ADREG_MULT CLK ADREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

2.51 2.87 3.41 3.41 ns

入力レジスタクロックから出力ピンまでの Clock-to-Output

TDSPCKO_P_AREG_MULT CLK AREG 入力から P 出力(乗算器を使用)

3.34 3.83 4.55 4.55 ns

TDSPCKO_P_BREG CLK BREG 入力から P 出力 (乗算器は未使用)

1.39 1.59 1.88 1.88 ns

TDSPCKO_P_CREG CLK CREG 入力から P 出力(乗算器は未使用)

1.43 1.64 1.95 1.95 ns

TDSPCKO_P_DREG_MULT CLK DREG 入力から P 出力(乗算器を使用)

3.32 3.80 4.51 4.51 ns

入力レジスタクロックからカスケード接続された出力ピンまでの Clock-to-Output

TDSPCKO_{ACOUT; BCOUT}_{AREG; BREG} CLK (ACOUT、BCOUT) 入力から {A、 B} レジスタ出力

0.55 0.62 0.74 0.74 ns

T D S P C K O _ C A R R Y C A S C O U T _ { A R E G,

BREG}_MULT

CLK (AREG、 BREG) からCARRYCASCOUT 出力 (乗算器を使用)

3.55 4.06 4.84 4.84 ns

TDSPCKO_CARRYCASCOUT_ BREG CLK (BREG) 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.60 1.82 2.16 2.16 ns

TDSPCKO_CARRYCASCOUT_ DREG_MULT CLK (DREG) 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.52 4.03 4.79 4.79 ns

TDSPCKO_CARRYCASCOUT_ CREG CLK (CREG) からCARRYCASCOUT 出力

1.64 1.88 2.23 2.23 ns

大周波数

FMAX すべてのレジスタを使用 741.84 650.20 547.95 547.95 MHz

FMAX_PATDET パターン検出器を使用 627.35 549.75 463.61 463.61 MHz

FMAX_MULT_NOMREG 2 つのレジスタ付き乗算器(MREG なし )

412.20 360.75 303.77 303.77 MHz

FMAX_MULT_NOMREG_PATDET 2 つのレジスタ付き乗算器(MREG なし、パターン検出あり )

374.25 327.65 276.01 276.01 MHz

FMAX_PREADD_MULT_NOADREG ADREG なし 468.82 408.66 342.70 342.70 MHz

FMAX_PREADD_MULT_NOADREG_PATDET ADREG なし (パターン検出あり )

468.82 408.66 342.70 342.70 MHz

FMAX_NOPIPELINEREG パイプラインレジスタなし(MREG、 ADREG)

306.84 267.81 225.02 225.02 MHz

FMAX_NOPIPELINEREG_PATDET パイプラインレジスタなし(MREG、 ADREG) (パターン検出あり )

285.23 249.13 209.38 209.38 MHz



単位-3 -2/-2L/-2G -1 -1M





クロックバッファーおよびネットワーク

表 35 : グローバルクロックのスイッチ特性 (BUFGCTRL を含む)

シンボル説明


単位-3 -2/-2L/-

2G -1 -1M

TBCCCK_CE/TBCCKC_CE(1) CE ピンのセットアップ/ホールド 0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 ns

TBCCCK_S/TBCCKC_S(1) S ピンのセットアップ/ホールド 0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 ns

TBCCKO_O(2) I0/I1 から O までの BUFGCTRL 遅延 0.08 0.10 0.12 0.12 ns

大周波数

FMAX_BUFG グローバルクロックツリー (BUFG) 741.00 710.00 625.00 625.00 MHz

注記 :

1. TBCCCK_CE および TBCCKC_CE は、クロックの切り替え時にグローバルクロックの動作でグリッチが発生しないようにするため、仕様を満たす

必要があります。 BUFGMUX プリミティブではグリッチが発生しないため、これらのパラメーターは適用されません。その他のグローバルクロックのセットアップおよびホールドタイムはオプションです。この要件を満たす必要があるのは、クロックの切り替え時にサイクルごとにデバ

イス動作をシミュレーションと一致させる必要がある場合のみです。

2. TBGCKO_O (I0 から O までの BUFG 遅延) の値は、 TBCCKO_O の値と同じです。

表 36 : 入力/出力クロックのスイッチ特性 (BUFIO)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

TBIOCKO_O I から O までの Clock-to-Out 遅延 1.04 1.14 1.32 1.32 ns

大周波数

FMAX_BUFIO I/O クロックツリー (BUFIO) 800.00 800.00 710.00 710.00 MHz

表 37 : リージョナルクロックバッファーのスイッチ特性 (BUFR)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

TBRCKO_O I から O までの Clock-to-Out 遅延 0.60 0.65 0.77 0.77 ns

TBRCKO_O_BYPDivide Bypass 属性設定時の I から O までのClock-to-Out 遅延

0.30 0.32 0.38 0.38 ns

TBRDO_O CLR から O までの伝搬遅延 0.71 0.75 0.96 0.96 ns

大周波数

FMAX_BUFR(1) リージョナルクロックツリー (BUFR) 600.00 540.00 450.00 450.00 MHz

注記 :

1. BUFR および BUFMR への大入力周波数は BUFIO FMAX 周波数です。

表 38 : 水平クロックバッファーのスイッチ特性 (BUFH)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

TBHCKO_O I から O までの BUFH の遅延 0.10 0.11 0.13 0.13 ns

TBHCCK_CE/TBHCKC_CE CE ピンのセットアップ/ホールド 0.20/0.16 0.23/0.20 0.38/0.21 0.38/0.79 ns

大周波数

FMAX_BUFH 水平クロックバッファー (BUFH) 741.00 710.00 625.00 625.00 MHz





表 39 : デューティサイクルのずれおよびクロックツリーのスキュー


単位-3 -2G -2 -2L -1 -1M

TDCD_CLK グローバルクロックツリーのデューティサイクルのずれ(1)

すべて 0.20 0.20 0.20 0.20 0.20 0.20 ns

TCKSKEW グローバルクロックツリーのスキュー (2) XC7V585T 0.75 N/A 0.91 0.91 0.98 N/A ns

XC7V2000T N/A 0.39 0.39 0.39 0.39 N/A ns

XC7VX330T 0.60 N/A 0.74 0.74 0.79 N/A ns

XC7VX415T 0.76 N/A 0.84 0.84 0.91 N/A ns

XC7VX485T 0.60 N/A 0.74 0.74 0.79 N/A ns

XC7VX550T 0.73 N/A 0.88 0.88 0.96 N/A ns

XC7VX690T 0.73 N/A 0.88 0.88 0.96 N/A ns

XC7VX980T N/A N/A 0.91 0.91 0.98 N/A ns

XC7VX1140T N/A 0.39 0.39 0.39 0.39 N/A ns

XQ7V585T N/A N/A 0.91 0.91 0.98 0.98 ns

XQ7VX330T N/A N/A 0.74 0.74 0.79 0.79 ns

XQ7VX485T N/A N/A 0.74 0.74 0.79 0.79 ns

XQ7VX690T N/A N/A 0.88 N/A 0.96 N/A ns

XQ7VX980T N/A N/A N/A 0.91 0.98 N/A ns

TDCD_BUFIO I/O クロックツリーのデューティサイクルのずれ

すべて 0.12 0.12 0.12 0.12 0.12 0.12 ns

TBUFIOSKEW 1 クロック領域内での I/O クロックツリースキュー

すべて 0.02 0.02 0.02 0.02 0.02 0.02 ns

TDCD_BUFR リージョナルクロックツリーのデューティサイクルのずれ

すべて 0.15 0.15 0.15 0.15 0.15 0.15 ns

注記 :

1. これらのパラメーターは、 I/O フリップフロップで計測されるデューティサイクルのずれのワーストケースです。 IBIS を使用すると、すべての

I/O 規格の立ち上がり /立ち下がり時間が非対称であるために生じるデューティサイクルのずれを計測できます。

2. TCKSKEW 値は、 1 つの SLR 内の順次 I/O エレメント間で計測されるクロックツリースキューのワーストケースです。 I/O レジスタが近接し、入

力がクロックツリーの同じ分岐または近接する分岐にある場合は、クロックツリースキューが大幅に低減されます。特定のアプリケーションの

クロックスキュー値を得るには、ザイリンクスの Timing Analyzer ツールを使用してください。





MMCM のスイッチ特性

表 40 : MMCM のスイッチ特性

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

MMCM_FINMAX 大入力クロック周波数 1066.00 933.00 800.00 800.00 MHz

MMCM_FINMIN 小入力クロック周波数 10 10 10 10 MHz

MMCM_FINJITTER 大入力クロック周期ジッタークロック入力周期の 20% 以内または大 1ns

MMCM_FINDUTY 入力デューティサイクル許容範囲: 10 ～ 49MHz 25 25 25 25 %

入力デューティサイクル許容範囲: 50 ～199MHz

30 30 30 30 %


35 35 35 35 %


40 40 40 40 %

入力デューティサイクル許容範囲: >500MHz 45 45 45 45 %

MMCM_FMIN_PSCLK 小可変位相シフトクロック周波数 0.01 0.01 0.01 0.01 MHz

MMCM_FMAX_PSCLK 大可変位相シフトクロック周波数 550.00 500.00 450.00 450.00 MHz

MMCM_FVCOMIN 小 MMCM VCO 周波数 600.00 600.00 600.00 600.00 MHz

MMCM_FVCOMAX 大 MMCM VCO 周波数 1600.00 1440.00 1200.00 1200.00 MHz

MMCM_FBANDWIDTH 標準 Low MMCM 帯域幅(1) 1.00 1.00 1.00 1.00 MHz

標準 High MMCM 帯域幅(1) 4.00 4.00 4.00 4.00 MHz

MMCM_TSTATPHAOFFSET MMCM 出力のスタティック位相オフセット (2) 0.12 0.12 0.12 0.12 ns

MMCM_TOUTJITTER MMCM 出力ジッター注記 3

MMCM_TOUTDUTY MMCM 出力クロックのデューティサイクル精度(4)

0.20 0.20 0.20 0.20 ns

MMCM_TLOCKMAX MMCM 大ロック時間 100 100 100 100 µs

MMCM_FOUTMAX MMCM 大出力周波数 1066.00 933.00 800.00 800.00 MHz

MMCM_FOUTMIN MMCM 小出力周波数(5)(6) 4.69 4.69 4.69 4.69 MHz

MMCM_TEXTFDVAR 外部クロックフィードバックの変動クロック入力周期の 20% 以内または大 1ns

MMCM_RSTMINPULSE 小リセットパルス幅 5.00 5.00 5.00 5.00 ns

MMCM_FPFDMAX PFD (位相周波数検出器) での大周波数 550.00 500.00 450.00 450.00 MHz

MMCM_FPFDMIN PFD (位相周波数検出器) での小周波数 10.00 10.00 10.00 10.00 MHz

MMCM_TFBDELAY フィードバックパスでの大遅延大 3ns または CLKIN の 1 サイクル

MMCM スイッチ特性のセットアップおよびホールド

TMMCMDCK_PSEN/TMMCMCKD_PSEN

位相シフトイネーブルのセットアップ/ホールド 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMDCK_PSINCDEC/TMMCMCKD_PSINCDEC

位相シフトインクリメント /デクリメントのセットアップ/ホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMCKO_PSDONE PSDONE の位相シフト Clock-to-Out 0.59 0.68 0.81 0.81 ns

DCLK 前後の MMCM の DRP (ダイナミックリコンフィギュレーションポート )

TMMCMDCK_DADDR/TMMCMCKD_DADDR

DADDR セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TMMCMDCK_DI/TMMCMCKD_DI

DI セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小





PLL のスイッチ仕様

TMMCMDCK_DEN/TMMCMCKD_DEN

DEN セットアップ/ホールド 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 ns、小

TMMCMDCK_DWE/TMMCMCKD_DWE

DWE セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TMMCMCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 ns、大

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 MHz、大

注記 :

1. MMCM では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力が帯域幅フィルターの周波数よりもはる

かに低い値のためです。

2. スタティックオフセットは、同一の位相を持つ任意の MMCM 出力間で計測されています。

3. このパラメーターの値は、クロッキングウィザードから取得できます。

詳細は、 https://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照してください。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

6. CLKOUT4_CASCADE = TRUE のとき、 MMCM_FOUTMIN は 0.036MHz です。

表 41 : PLL の仕様

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

PLL_FINMAX 大入力クロック周波数 1066.00 933.00 800.00 800.00 MHz

PLL_FINMIN 小入力クロック周波数 19.00 19.00 19.00 19.00 MHz

PLL_FINJITTER 大入力クロック周期ジッタークロック入力周期の 20% 以内または大 1ns

PLL_FINDUTY 入力デューティサイクル許容範囲: 19 ～ 49MHz 25 25 25 25 %

入力デューティサイクル許容範囲: 50 ～ 199MHz 30 30 30 30 %



入力デューティサイクル許容範囲: >500MHz 45 45 45 45 %

PLL_FVCOMIN 小 PLL VCO 周波数 800.00 800.00 800.00 800.00 MHz

PLL_FVCOMAX 大 PLL VCO 周波数 2133.00 1866.00 1600.00 1600.00 MHz

PLL_FBANDWIDTH 標準 Low PLL 帯域幅(1) 1.00 1.00 1.00 1.00 MHz

標準 High PLL 帯域幅(1) 4.00 4.00 4.00 4.00 MHz

PLL_TSTATPHAOFFSET PLL 出力のスタティック位相オフセット (2) 0.12 0.12 0.12 0.12 ns

PLL_TOUTJITTER PLL 出力ジッター注記 3

PLL_TOUTDUTY PLL 出力クロックのデューティサイクル精度(4) 0.20 0.20 0.20 0.20 ns

PLL_TLOCKMAX PLL 大ロック時間 100 100 100 100 µs

PLL_FOUTMAX PLL 大出力周波数 1066.00 933.00 800.00 800.00 MHz

PLL_FOUTMIN PLL 小出力周波数(5) 6.25 6.25 6.25 6.25 MHz

PLL_TEXTFDVAR 外部クロックフィードバックの変動クロック入力周期の 20% 以内または大 1ns

PLL_RSTMINPULSE 小リセットパルス幅 5.00 5.00 5.00 5.00 ns

表 40 : MMCM のスイッチ特性 (続き)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

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PLL_FPFDMAX PFD (位相周波数検出器) での大周波数 550.00 500.00 450.00 450.00 MHz

PLL_FPFDMIN PFD (位相周波数検出器) での小周波数 19.00 19.00 19.00 19.00 MHz

PLL_TFBDELAY フィードバックパスでの大遅延大 3ns または CLKIN の 1 サイクル

DCLK 前後の PLL の DRP (ダイナミックリコンフィギュレーションポート )

TPLLDCK_DADDR/TPLLCKD_DADDR

DADDR セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TPLLDCK_DI/TPLLCKD_DI

DI セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TPLLDCK_DEN/TPLLCKD_DEN

DEN セットアップ/ホールド 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 ns、小

TPLLDCK_DWE/TPLLCKD_DWE

DWE セットアップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns、小

TPLLCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 ns、大

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 MHz、大

注記 :

1. PLL では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力が帯域幅フィルターの周波数よりもはるかに

低い値のためです。

2. スタティックオフセットは、同一の位相を持つ任意の PLL 出力間で計測されています。

3. このパラメーターの値は、クロッキングウィザードから取得できます。

詳細は、 https://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照してください。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

表 41 : PLL の仕様 (続き)

シンボル説明


単位-3 -2/-2L/

-2G -1 -1M

https://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm





デバイスの Pin-to-Pin 出力パラメーターのガイドライン

表 42 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域近辺)(1)


単位-3 -2G -2 -2L -1 -1M

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート = Fast、 MMCM/PLL なし )

TICKOF BUFG にも近いピン/バンクの CC クロック入力と OUTFF 間 (MMCM/PLLなし)、 (クロック領域近辺)(2)

XC7V585T 5.63 N/A 6.20 6.20 6.97 N/A ns

XC7V2000T N/A 5.66 5.66 5.66 6.35 N/A ns

XC7VX330T 5.41 N/A 5.97 5.97 6.71 N/A ns

XC7VX415T 5.46 N/A 5.96 5.96 6.70 N/A ns

XC7VX485T 5.29 N/A 5.84 5.84 6.57 N/A ns

XC7VX550T 5.45 N/A 6.02 6.02 6.76 N/A ns

XC7VX690T 5.46 N/A 6.02 6.02 6.76 N/A ns

XC7VX980T N/A N/A 6.12 6.12 6.87 N/A ns

XC7VX1140T N/A 5.59 5.59 5.59 6.28 N/A ns

XQ7V585T N/A N/A 6.20 6.20 6.97 6.97 ns

XQ7VX330T N/A N/A 5.97 5.97 6.71 6.71 ns

XQ7VX485T N/A N/A 5.84 5.84 6.57 6.57 ns



注記 :

1. 1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な IOB および CLB フリップ

フロップのクロックがすべて、 1 つの SLR 内のグローバルクロックネットで駆動されている場合の値を示しています。

2. 『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版) の「ダイレベルでのバンク番号の概要」を参照して

ください。







表 43 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域から離れている)(1)


単位-3 -2G -2 -2L -1 -1M

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート = Fast、 MMCM/PLL なし )

TICKOFFAR BUFG からも離れたピン/バンクの CC クロック入力と OUTFF間 (MMCM/PLL なし)、 (クロック領域から離れている)(2)

XC7V585T 6.81 N/A 7.53 7.53 8.44 N/A ns

XC7V2000T N/A 6.00 6.00 6.00 6.73 N/A ns

XC7VX330T 6.31 N/A 6.97 6.97 7.83 N/A ns

XC7VX415T 6.36 N/A 6.90 6.90 7.69 N/A ns

XC7VX485T 6.20 N/A 6.86 6.86 7.69 N/A ns

XC7VX550T 6.66 N/A 7.37 7.37 8.27 N/A ns

XC7VX690T 6.69 N/A 7.37 7.37 8.27 N/A ns

XC7VX980T N/A N/A 7.47 7.47 8.37 N/A ns

XC7VX1140T N/A 5.93 5.93 5.93 6.65 N/A ns

XQ7V585T N/A N/A 7.53 7.53 8.44 8.44 ns

XQ7VX330T N/A N/A 6.97 6.97 7.83 7.83 ns

XQ7VX485T N/A N/A 6.86 6.86 7.69 7.69 ns



注記 :

1. 1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な IOB および CLB フリッ

プフロップのクロックがすべて、 1 つの SLR 内のグローバルクロックネットで駆動されている場合の値を示しています。

2. 『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版) の「ダイレベルでのバンク番号の概要」を参照して

ください。







表 44 : CC (クロック兼用) クロック入力から出力までの遅延 (MMCM あり )


単位-3 -2G -2 -2L -1 -1M

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 MMCM あり )

TICKOFMMCMCC CC クロック入力と OUTFF 間(MMCM あり )

XC7V585T 1.07 N/A 1.07 1.07 1.07 N/A ns

XC7V2000T N/A 0.82 0.82 0.82 0.82 N/A ns

XC7VX330T 1.01 N/A 1.01 1.01 1.01 N/A ns

XC7VX415T 1.07 N/A 1.07 1.07 1.07 N/A ns

XC7VX485T 0.91 N/A 0.91 0.91 0.91 N/A ns

XC7VX550T 0.97 N/A 0.97 0.97 0.97 N/A ns

XC7VX690T 1.07 N/A 1.07 1.07 1.07 N/A ns

XC7VX980T N/A N/A 0.96 0.96 0.96 N/A ns

XC7VX1140T N/A 0.82 0.82 0.82 0.82 N/A ns

XQ7V585T N/A N/A 1.07 1.07 1.07 1.07 ns

XQ7VX330T N/A N/A 1.01 1.01 1.01 1.01 ns

XQ7VX485T N/A N/A 0.91 0.91 0.91 0.91 ns



注記 :



2. MMCM 出力ジッターはタイミング算出に含まれています。





表 45 : CC (クロック兼用) クロック入力から出力までの遅延 (PLL あり )


単位-3 -2G -2 -2L -1 -1M

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 PLL あり )

TICKOFPLLCC CC クロック入力とOUTFF 間 (PLL あり )

XC7V585T 0.96 N/A 0.96 0.96 0.96 N/A ns

XC7V2000T N/A 0.71 0.71 0.71 0.71 N/A ns

XC7VX330T 0.90 N/A 0.90 0.90 0.90 N/A ns

XC7VX415T 0.96 N/A 0.96 0.96 0.96 N/A ns

XC7VX485T 0.80 N/A 0.80 0.80 0.80 N/A ns

XC7VX550T 0.86 N/A 0.86 0.86 0.86 N/A ns

XC7VX690T 0.96 N/A 0.96 0.96 0.96 N/A ns

XC7VX980T N/A N/A 0.85 0.85 0.85 N/A ns

XC7VX1140T N/A 0.71 0.71 0.71 0.71 N/A ns

XQ7V585T N/A N/A 0.96 0.96 0.96 0.96 ns

XQ7VX330T N/A N/A 0.90 0.90 0.90 0.90 ns

XQ7VX485T N/A N/A 0.80 0.80 0.80 0.80 ns



注記 :



2. PLL の出力ジッターはタイミング算出に含まれています。

表 46 : BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out


単位-3 -2/-2L/-2G -1 -1M

SSTL15 CC クロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、 BUFIO あり )

TICKOFCS HR I/O バンクでの I/O クロックの Clock-to-Out 4.93 5.52 6.20 6.20 ns

HP I/O バンクでの I/O クロックの Clock-to-Out 4.85 5.44 6.11 6.11 ns





デバイスの Pin-to-Pin 入力パラメーターのガイドライン

表 47 : グローバルクロック入力のセットアップおよびホールド (MMCM/PLL なし、 ZHOLD_DELAY あり、 HR I/O バンク専用)


単位-3 -2G -2 -2L -1 -1M

SSTL15 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)

TPSFD/TPHFD 全体遅延 (レガシ遅延またはデフォルト遅延) グローバルクロック入力および IFF(2)

(MMCM/PLL なし、ZHOLD_DELAY あり、 HR I/O バンク )

XC7V585T 3.12/-0.37 N/A 3.19/–0.37 3.19/–0.37 3.42/–0.37 N/A ns

XC7V2000T N/A N/A N/A N/A N/A N/A ns

XC7VX330T 2.90/-0.31 N/A 2.96/-0.31 2.96/-0.31 3.16/-0.31 N/A ns

XC7VX415T N/A N/A N/A N/A N/A N/A ns






XQ7V585T N/A N/A 3.19/–0.37 3.19/–0.37 3.42/–0.37 3.42/–0.37 ns

XQ7VX330T N/A N/A 2.96/-0.31 2.96/-0.31 3.16/-0.31 3.16/-0.31 ns

XQ7VX485T N/A N/A N/A N/A N/A N/A ns



注記 :

1. セットアップおよびホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で計測されています。セットアップタイムは、プロセ

スがも低速で温度がも高く、電圧がも低い条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセスがも高速で温度

がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。

2. IFF は入力フリップフロップまたはラッチです。





表 48 : CC のクロック入力のセットアップおよびホールド (MMCM あり )


単位-3 -2G -2 -2L -1 -1M

SSTL15 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)(2)

TPSMMCMCC/TPHMMCMCC

遅延のない CC クロック入力とIFF(3) 間 (MMCMあり )

XC7V585T 2.71/-0.10 N/A 3.00/-0.10 3.00/-0.10 3.33/-0.10 N/A ns

XC7V2000T N/A 2.60/-0.24 2.60/-0.24 2.60/-0.24 2.87/-0.24 N/A ns

XC7VX330T 2.58/-0.15 N/A 2.87/-0.15 2.87/-0.15 3.18/-0.15 N/A ns

XC7VX415T 2.73/0.01 N/A 3.03/0.01 3.03/0.01 3.36/0.01 N/A ns

XC7VX485T 2.58/-0.15 N/A 2.87/-0.15 2.87/-0.15 3.18/-0.15 N/A ns

XC7VX550T 2.72/-0.09 N/A 3.01/-0.09 3.01/-0.09 3.34/-0.09 N/A ns

XC7VX690T 2.72/0.01 N/A 3.01/0.01 3.01/0.01 3.34/0.01 N/A ns

XC7VX980T N/A N/A 3.00/-0.10 3.00/-0.10 3.33/-0.10 N/A ns

XC7VX1140T N/A 2.61/-0.24 2.61/-0.24 2.61/-0.24 2.88/-0.24 N/A ns

XQ7V585T N/A N/A 3.00/-0.10 3.00/-0.10 3.33/-0.10 3.33/-0.10 ns

XQ7VX330T N/A N/A 2.87/-0.15 2.87/-0.15 3.18/-0.15 3.18/-0.15 ns

XQ7VX485T N/A N/A 2.87/-0.15 2.87/-0.15 3.18/-0.15 3.18/-0.15 ns

XQ7VX690T N/A N/A 3.01/0.01 N/A 3.34/0.01 N/A ns

XQ7VX980T N/A N/A N/A 3.00/-0.10 3.33/-0.10 N/A ns

注記 :







4. 各信号規格の使用によって発生するデューティサイクルのずれは、 IBIS を使用して確認してください。





表 49 : CC のクロック入力のセットアップおよびホールド (PLL あり )


単位-3 -2G -2 -2L -1 -1M

SSTL15 規格における、 CC のクロック入力信号に対する入力セットアップおよびホールドタイム(1)(2)

TPSPLLCC/TPHPLLCC

遅延のない CC クロック入力と IFF(3) 間(PLL あり )

XC7V585T 3.07/-0.21 N/A 3.40/-0.21 3.40/-0.21 3.72/-0.21 N/A ns

XC7V2000T N/A 2.99/-0.35 2.99/-0.35 2.99/-0.35 3.27/-0.35 N/A ns

XC7VX330T 2.94/-0.26 N/A 3.26/-0.26 3.26/-0.26 3.57/-0.26 N/A ns

XC7VX415T 3.09/-0.10 N/A 3.42/-0.10 3.42/-0.10 3.75/-0.10 N/A ns

XC7VX485T 2.95/-0.26 N/A 3.26/-0.26 3.26/-0.26 3.58/-0.26 N/A ns

XC7VX550T 3.08/-0.20 N/A 3.40/-0.20 3.40/-0.20 3.74/-0.20 N/A ns

XC7VX690T 3.08/-0.10 N/A 3.40/-0.10 3.40/-0.10 3.74/-0.10 N/A ns

XC7VX980T N/A N/A 3.39/-0.21 3.39/-0.21 3.72/-0.21 N/A ns

XC7VX1140T N/A 3.00/-0.35 3.00/-0.35 3.00/-0.35 3.27/-0.35 N/A ns

XQ7V585T N/A N/A 3.40/-0.21 3.40/-0.21 3.72/-0.21 3.72/-0.21 ns

XQ7VX330T N/A N/A 3.26/-0.26 3.26/-0.26 3.57/-0.26 3.57/-0.26 ns

XQ7VX485T N/A N/A 3.26/-0.26 3.26/-0.26 3.58/-0.26 3.58/-0.26 ns

XQ7VX690T N/A N/A 3.40/-0.10 N/A 3.74/-0.10 N/A ns

XQ7VX980T N/A N/A N/A 3.39/-0.21 3.72/-0.21 N/A ns

注記 :







4. 各信号規格の使用によって発生するデューティサイクルのずれは、 IBIS を使用して確認してください。





表 50 : BUFIO を使用する場合の転送クロック入力ピンに対するデータ入力セットアップおよびホールドタイム


単位-3 -2/-2L/-2G -1 -1M

SSTL15 規格における、 BUFIO を使用する場合の転送クロック入力ピンに対する入力セットアップおよびホールドタイム

TPSCS/TPHCS HR I/O バンクの I/O クロックのセットアップ/ホールド -0.36/1.36 -0.36/1.50 -0.36/1.70 -0.36/1.70 ns

HP I/O バンクの I/O クロックのセットアップ/ホールド -0.34/1.39 -0.34/1.53 -0.34/1.73 -0.34/1.73 ns

表 51 : サンプルウィンドウ


単位-3 -2/-2L/-2G -1 -1M

TSAMP レシーバーピンでのサンプリングエラー (1) 0.51 0.56 0.61 0.61 ns

TSAMP_BUFIO BUFIO を使用する場合のレシーバーピンでのサンプリングエラー (2)

0.30 0.35 0.40 0.40 ns

注記 :

1. このパラメーターは、さまざまな電圧、温度、プロセスでの Virtex-7 T/XT FPGA DDR 入力レジスタの総サンプリングエラー数を示します。特

性評価では、 MMCM を使用して DDR 入力レジスタの動作エッジをキャプチャしています。計測には、次が含まれます。

- CLK0 MMCM ジッター - MMCM 精度 (位相オフセット )- MMCM 位相シフト精度

ただし、パッケージまたはクロックツリースキューは含まれません。

2. このパラメーターは、さまざまな電圧、温度、プロセスでの Virtex-7 T/XT FPGA DDR 入力レジスタの総サンプリングエラー数を示します。特

性評価では、 BUFIO クロックネットワークおよび IDELAY を使用して DDR 入力レジスタの動作エッジをキャプチャしています。ただし、パッ

ケージまたはクロックツリースキューは含まれません。





その他のパッケージパラメーターのガイドライン

ここでは、 Virtex-7 T/XT FPGA のクロックトランスミッターおよびレシーバーにおけるデータ有効ウィンドウのタイミング算出に必要な値を示します。

表 52 : パッケージスキュー

シンボル説明デバイスパッケージ値単位

TPKGSKEW パッケージスキュー (1)XC7V585T

FFG1157 232 ps

FFG1761 255 ps

XC7V2000TFHG1761 308 ps

FLG1925 266 ps

XC7VX330TFFG1157 170 ps

FFG1761 270 ps

XC7VX415T

FFG1157 203 ps

FFG1158 237 ps

FFG1927 183 ps

XC7VX485T

FFG1157 191 ps

FFG1158 209 ps

FFG1761 274 ps

FFG1927 209 ps

FFG1930 304 ps

XC7VX550TFFG1158 217 ps

FFG1927 254 ps

XC7VX690T

FFG1157 239 ps

FFG1158 217 ps

FFG1761 284 ps

FFG1926 238 ps

FFG1927 254 ps

FFG1930 287 ps

XC7VX980T

FFG1926 242 ps

FFG1928 199 ps

FFG1930 243 ps

XC7VX1140T

FLG1926 271 ps

FLG1928 216 ps

FLG1930 279 ps

XQ7V585TRF1157 232 ps

RF1761 255 ps

XQ7VX330TRF1157 170 ps

RF1761 270 ps

XQ7VX485TRF1761 274 ps

RF1930 304 ps





GTX トランシーバーの仕様

GTX トランシーバーの DC 入力および出力レベル

表 53 に、 Virtex-7 T/XT FPGA の GTX トランシーバーの DC 仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

TPKGSKEW パッケージスキュー (1)

XQ7VX690T

RF1157 239 ps

RF1158 217 ps

RF1761 284 ps

RF1930 287 ps

XQ7VX980T RF1930 287 ps

注記 :

1. これらの値はパッケージにある任意の 2 つの SelectIO リソース間のワーストケーススキューで、ダイパッドからボールの短遅延と長遅延の

差を示します。

2. これらのデバイスとパッケージの組み合わせに関するパッケージ遅延情報もあり、この情報を使用してパッケージのスキューを削減できます。

表 53 : GTX トランシーバーの DC 仕様


DVPPOUTPeak-to-Peak 差動出力電圧(1) トランスミッターの出力範囲は

大値に設定

1000 – – mV

VCMOUTDC DC 出力同相電圧式に基づく VMGTAVTT – DVPPOUT/4 mV

ROUT 差動出力抵抗 – 100 –

TOSKEWトランスミッター差動出力間 (TXP および TXN) の内部ペアスキュー

– 2 12 ps

DVPPIN

Peak-to-Peak 差動入力電圧 (外部 AC カップリング)

>10.3125Gb/s 150 – 1250 mV

6.6Gb/s ～ 10.3125Gb/s 150 – 1250 mV

6.6Gb/s 150 – 2000 mV

VINシングルエンド入力電圧(2) DC カップリング

VMGTAVTT = 1.2V-200 – VMGTAVT

T

mV

VCMIN入力同相電圧 DC カップリング

VMGTAVTT = 1.2V– 2/3 VMGTAVTT – mV

RIN 差動入力抵抗 – 100 –

CEXT 外部 AC カップリングのキャパシタの推奨値(3) – 100 – nF

注記 :

1. 出力幅およびプリエンファシスレベルは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明し

ている属性を使用してプログラムでき、その結果はこの表に示す値よりも小さくできる可能性があります。

2. グランドを基準電位とするピンで計測された電圧です。

3. 特定のプロトコルおよび規格に準拠するため、必要に応じてこれらの範囲外の値を使用する場合があります。


図 3 : シングルエンドの電圧幅

表 52 : パッケージスキュー (続き)

シンボル説明デバイスパッケージ値単位

0

+V P

N

ds183_01_062414

Single-EndedPeak-to-Peak Voltage









注記 : 図 4 に示す差動出力の電圧幅は、シングルエンド出力の電圧幅の 2 倍です。表 54 に、 GTX トランシーバークロック入力の DC仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版 ) を参照してください。

GTX トランシーバーのスイッチ特性

詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。


図 4 : 差動出力の電圧幅

表 54 : GTX トランシーバーのクロック入力の DC 仕様

シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 250 – 2000 mV


CEXT 外部 AC カップリングのキャパシタ要件 – 100 – nF

表 55 : GTX トランシーバーのパフォーマンス値

シンボル説明出力分周値スピードグレード

単位-3/-2G -2/-2L -1/-1M(1)

FGTXMAX(2) GTX トランシーバーの大データレート 12.5 10.3125 8.0 Gb/s

FGTXMIN(2) GTX トランシーバーの小データレート 0.500 0.500 0.500 Gb/s

FGTXCRANGE CPLL ラインレート範囲

1 3.2 ～ 6.6 Gb/s

2 1.6 ～ 3.3 Gb/s

4 0.8 ～ 1.65 Gb/s

8 0.5 ～ 0.825 Gb/s

16 N/A Gb/s

FGTXQRANGE1 QPLL ラインレート範囲 1

1 5.93 ～ 8.0 5.93 ～ 8.0 5.93 ～ 8.0 Gb/s

2 2.965 ～ 4.0 2.965 ～ 4.0 2.965 ～ 4.0 Gb/s

4 1.4825 ～ 2.0 1.4825 ～ 2.0 1.4825 ～ 2.0 Gb/s

8 0.74125 ～ 1.0 0.74125 ～ 1.0 0.74125 ～ 1.0 Gb/s

16 N/A N/A N/A Gb/s

FGTXQRANGE2 QPLL ラインレート範囲 2(3)

1 9.8 ～ 12.5 9.8 ～ 10.3125 N/A Gb/s

2 4.9 ～ 6.25 4.9 ～ 5.15625 N/A Gb/s

4 2.45 ～ 3.125 2.45 ～ 2.578125 N/A Gb/s

8 1.225 ～ 1.5625 1.225 ～ 1.2890625 N/A Gb/s

16 0.6125 ～ 0.78125 0.6125 ～ 0.64453125 N/A Gb/s

FGCPLLRANGE GTX トランシーバーの CPLL 周波数範囲 1.6 ～ 3.3 1.6 ～ 3.3 1.6 ～ 3.3 GHz

FGQPLLRANGE1 GTX トランシーバーの QPLL 周波数範囲 1 5.93 ～ 8.0 5.93 ～ 8.0 5.93 ～ 8.0 GHz

0

+V

–V

P–NDS183_02_062414

DifferentialPeak-to-Peak

Voltage









FGQPLLRANGE2 GTX トランシーバーの QPLL 周波数範囲 2 9.8 ～ 12.5 9.8 ～ 10.3125 N/A GHz

注記 :

1. -1 スピードグレードの場合、 5.0Gb/s を超える動作には 4 バイトの内部データ幅が必要です。『電圧識別ビットを使用した消費電力の削減』

(XAPP555: 英語版、日本語版) で説明されている方法に従い VCCINT = 0.9V とした -1 スピードグレードの場合、 3.8Gb/s を超える動作には 4 バイトの内部データ幅が必要です。

2. 8.0Gb/s ～ 9.8Gb/s のデータレートはサポートされていません。

3. QPLL ラインレート範囲 2 では、分周器 N が 66 に設定されている場合の大ラインレートは 10.3125Gb/s です。

表 56 : GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性


単位-3/-2G -2/-2L -1/-1M

FGTXDRPCLK GTXDRPCLK 大周波数 175.01 175.01 156.25 MHz

表 57 : GTX トランシーバーの基準クロックのスイッチ特性

シンボル説明条件すべてのスピードグレード

単位最小標準最大

FGCLK 基準クロックの周波数範囲-3 スピードグレード 60 – 700 MHz

その他の全スピードグレード 60 – 670 MHz

TRCLK 基準クロックの立ち上がり時間 20% – 80% – 200 – ps

TFCLK 基準クロックの立ち下がり時間 80% – 20% – 200 – ps

TDCREF 基準クロックのデューティサイクルトランシーバーの PLL のみ 40 50 60 %


図 5 : 基準クロックのタイミングパラメーター

表 58 : GTX トランシーバー PLL/ロックタイムの適用



TLOCK PLL が初にロックするまでの時間 – – 1 ms

TDLOCK

DFE (判定帰還型イコライザー) に必要なクロックリカバリの位相取得および適用時間

PLL が基準クロックにロックされた後、クロックデータリカバリ (CDR) が入力のデータにロックされるのに必要な時間

– 50,000 37 x106 UI

DFE が無効の場合、低消費電力モード(LPM) に必要なクロックリカバリの位相取得および適用時間

– 50,000 2.3 x106 UI

表 55 : GTX トランシーバーのパフォーマンス値 (続き)


単位-3/-2G -2/-2L -1/-1M(1)

ds183_03_021611

80%

20% T FCLK

T RCLK







表 59 : GTX トランシーバーのユーザークロックのスイッチ特性(1)(2)

シンボル説明

データ幅の条件スピードグレード単位

内部ロジックインターコネクト

ロジック-3/-2G(3) -2/-2L(3) -1/

-1M(4)

FTXOUT TXOUTCLK 大周波数 412.500 412.500 312.500 MHz

FRXOUT RXOUTCLK 大周波数 412.500 412.500 312.500 MHz

FTXIN TXUSRCLK 大周波数16 ビット 16 および 32 ビット 412.500 412.500 312.500 MHz

32 ビット 32 ビット 390.625 322.266 250.000 MHz

FRXIN RXUSRCLK 大周波数16 ビット 16 および 32 ビット 412.500 412.500 312.500 MHz

32 ビット 32 ビット 390.625 322.266 250.000 MHz

FTXIN2 TXUSRCLK2 大周波数

16 ビット 16 ビット 412.500 412.500 312.500 MHz

16 および 32 ビット 32 ビット 390.625 322.266 250.000 MHz

32 ビット 64 ビット 195.313 161.133 125.000 MHz

FRXIN2 RXUSRCLK2 大周波数

16 ビット 16 ビット 412.500 412.500 312.500 MHz

16 および 32 ビット 32 ビット 390.625 322.266 250.000 MHz

32 ビット 64 ビット 195.313 161.133 125.000 MHz

注記 :

1. クロックは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の方法でインプリメントする必

要があります。

2. これらの周波数は、すべてのトランシーバーコンフィギュレーションでサポートされているわけではありません。

3. スピードグレード -3、 -2、 -2L、 -2G の場合、 16 ビットデータパスは 6.6Gb/s よりも低速な動作でしか使用できません。

4. スピードグレード -1 の場合、 16 ビットデータパスは 5.0Gb/s よりも低速な動作でしか使用できません。『電圧識別ビットを使用した消費電力の

削減』 (XAPP555: 英語版、日本語版) で説明されている方法に従い VCCINT = 0.9V とした -1C スピードグレードの場合、16 ビットデータパスは

3.8Gb/s よりも低速な動作でしか使用できません。

表 60 : GTX トランシーバーのトランスミッターのスイッチ特性

シンボル説明条件最小標準最大単位

FGTXTX シリアルデータレート範囲 0.500 – FGTXMAX Gb/s

TRTX TX 立ち上がり時間 20% ～ 80% – 40 – ps

TFTX TX 立ち下がり時間 80% ～ 20% – 40 – ps

TLLSKEW TX Lane-to-Lane スキュー (1) – – 500 ps

VTXOOBVDPP 電気的アイドルの振幅 – – 15 mV

TTXOOBTRANSITION 電気的アイドルの送信時間 – – 140 ns

TJ12.5 総ジッター (2)(4)12.5Gb/s

– – 0.28 UI

DJ12.5 確定的なジッター (2)(4) – – 0.17 UI

TJ11.18 総ジッター (2)(4)11.18Gb/s

– – 0.28 UI

DJ11.18 確定的なジッター (2)(4) – – 0.17 UI

TJ10.3125 総ジッター (2)(4)10.3125Gb/s

– – 0.28 UI

DJ10.3125 確定的なジッター (2)(4) – – 0.17 UI

TJ9.953 総ジッター (2)(4)9.953Gb/s

– – 0.28 UI

DJ9.953 確定的なジッター (2)(4) – – 0.17 UI

TJ9.8 総ジッター (2)(4)9.8Gb/s

– – 0.28 UI

DJ9.8 確定的なジッター (2)(4) – – 0.17 UI


– – 0.30 UI

DJ8.0 確定的なジッター (2)(4) – – 0.15 UI









TJ6.6_QPLL 総ジッター (2)(4)6.6Gb/s

– – 0.28 UI

DJ6.6_QPLL 確定的なジッター (2)(4) – – 0.17 UI

TJ6.6_CPLL 総ジッター (3)(4)6.6Gb/s

– – 0.30 UI

DJ6.6_CPLL 確定的なジッター (3)(4) – – 0.15 UI


– – 0.30 UI

DJ5.0 確定的なジッター (3)(4) – – 0.15 UI

TJ4.25 総ジッター (3)(4)4.25Gb/s

– – 0.30 UI

DJ4.25 確定的なジッター (3)(4) – – 0.15 UI

TJ3.75 総ジッター (3)(4)3.75Gb/s

– – 0.30 UI

DJ3.75 確定的なジッター (3)(4) – – 0.15 UI

TJ3.20 総ジッター (3)(4)3.20Gb/s(5)

– – 0.20 UI

DJ3.20 確定的なジッター (3)(4) – – 0.10 UI

TJ3.20L 総ジッター (3)(4)3.20Gb/s(6)

– – 0.32 UI

DJ3.20L 確定的なジッター (3)(4) – – 0.16 UI

TJ2.5 総ジッター (3)(4)2.5Gb/s(7)

– – 0.20 UI

DJ2.5 確定的なジッター (3)(4) – – 0.08 UI

TJ1.25 総ジッター (3)(4)1.25Gb/s(8)

– – 0.15 UI

DJ1.25 確定的なジッター (3)(4) – – 0.06 UI

TJ500 総ジッター (3)(4)500Mb/s

– – 0.10 UI

DJ500 確定的なジッター (3)(4) – – 0.03 UI

注記 :

1. 大 12 個の連続したトランスミッター (3 つの GTX クワッドにあるトランシーバーすべて) を有効にして TX 位相アライメントを設定し、同じ

REFCLK 入力を使用した場合の値です。

2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

4. すべてのジッター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

5. CPLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用した場合の値です。




表 60 : GTX トランシーバーのトランスミッターのスイッチ特性 (続き)






表 61 : GTX トランシーバーのレシーバーのスイッチ特性


FGTXRX シリアルデータレート 0.500 – FGTXMAX Gb/s

TRXELECIDLE RXELECIDLE がデータ損失または復元に応答するための時間 – 10 – ns

RXOOBVDPP OOB 検出しきい値 Peak-to-Peak 60 – 150 mV

RXSSTレシーバースペクトラム拡散のトラッキング(1) 33kHz で変調

-5000 – 0 ppm

RXRL ランレングス (CID) – – 512 UI

RXPPMTOL

データ /REFCLK PPM オフセット耐性

ビットレート 6.6Gb/s -1250 – 1250 ppm

ビットレート 6.6Gb/s および 8.0Gb/s

-700 – 700 ppm

ビットレート 8.0Gb/s -200 – 200 ppm

SJ ジッター耐性(2)

JT_SJ12.5 正弦波ジッター (QPLL)(3) 12.5Gb/s 0.3 – – UI






JT_SJ6.6_QPLL 正弦波ジッター (QPLL)(3) 6.6Gb/s 0.48 – – UI

JT_SJ6.6_CPLL 正弦波ジッター (CPLL)(3) 6.6Gb/s 0.44 – – UI

JT_SJ5.0 正弦波ジッター (CPLL)(3) 5.0Gb/s 0.44 – – UI



JT_SJ3.2 正弦波ジッター (CPLL)(3) 3.2Gb/s(4) 0.45 – – UI

JT_SJ3.2L 正弦波ジッター (CPLL)(3) 3.2Gb/s(5) 0.45 – – UI



JT_SJ500 正弦波ジッター (CPLL)(3) 500Mb/s 0.4 – – UI

負荷がある場合の SJ ジッター耐性(2)

JT_TJSE3.2負荷がある場合の総ジッター (8)

3.2Gb/s 0.70 – – UI

JT_TJSE6.6 6.6Gb/s 0.70 – – UI

JT_SJSE3.2 負荷がある場合の正弦波ジッター (8)

3.2Gb/s 0.1 – – UI

JT_SJSE6.6 6.6Gb/s 0.1 – – UI

注記 :

1. RXOUT_DIV = 1、 2、および 4 を使用する場合の値です。


3. 挿入した正弦波ジッターの周波数は 80MHz です。

4. CPLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用した場合の値です。




8. RX を使用し、 LPM または DFE モードの場合の複合ジッターです。





GTX トランシーバープロトコルのジッター特性

表 62 ～表 67 に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の、プロトコル特定の特性を適に使用するために推奨する設定値を示します。

表 62 : ギガビットイーサネットプロトコルの特性 (GTX トランシーバー )

説明ラインレート (Mb/s) 最小最大単位

ギガビットイーサネットトランスミッターのジッター生成

トランスミッターの総ジッター (T_TJ) 1250 – 0.24 UI

ギガビットイーサネットレシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値 1250 0.749 – UI

表 63 : XAUI プロトコルの特性 (GTX トランシーバー )


XAUI トランスミッターのジッター生成


XAUI レシーバーの高周波ジッター許容値


表 64 : PCI Express プロトコルの特性 (GTX トランシーバー )(1)

規格説明ラインレート

(Mb/s) 最小最大単位

PCI Express トランスミッターのジッター生成

PCI Express Gen 1 トランスミッターの総ジッター 2500 – 0.25 UI


PCI Express Gen 3トランスミッターの総ジッター (相関関係なし)

8000– 31.25 ps

トランスミッターの確定的なジッター (相関関係なし )

– 12 ps

PCI Express レシーバーの高周波ジッター許容値

PCI Express Gen 1 レシーバーの総ジッター許容値 2500 0.65 – UI

PCI Express Gen 2(2)レシーバーに内在するタイミングエラー

50000.40 – UI

レシーバーに内在する確定的なタイミングエラー

0.30 – UI

PCI Express Gen 3 レシーバーの正弦波ジッター許容値

0.03MHz ～ 1.0MHz

8000

1.00 – UI

1.0MHz ～ 10MHz 注記 3 – UI

10MHz ～ 100MHz 0.10 – UI

注記 :

1. Card Electromechanical (CEM) に基づいてテストされています。

2. 一般的な REFCLK を使用した場合の値です。

3. 1MHz ～ 10MHz では、正弦波ジッターの小ロールオフ (20dB/decade の傾き) です。







表 65 : CEI-6G および CEI-11G プロトコルの特性 (GTX トランシーバー )

説明ラインレート (Mb/s) インターフェイス最小最大単位

CEI-6G トランスミッターのジッター生成

トランスミッターの総ジッター (1) 4976 ～ 6375CEI-6G-SR – 0.3 UI

CEI-6G-LR – 0.3 UI

CEI-6G レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値(1) 4976 ～ 6375CEI-6G-SR 0.6 – UI

CEI-6G-LR 0.95 – UI



CEI-11G-LR/MR – 0.3 UI


レシーバーの総ジッター許容値(2) 9950 ～ 11100

CEI-11G-SR 0.65 – UI

CEI-11G-MR 0.65 – UI

CEI-11G-LR 0.825 – UI

注記 :

1. 390.625MHz の基準クロックを使用し、も一般的な 6250Mb/s のラインレートでテストされています。

2. 155.46875MHz の基準クロックを使用する 9950Mb/s のラインレート、および 173.4375MHz の基準クロックを使用する 11100Mb/s のライン

レートでテストされています。

表 66 : SFP+ プロトコルの特性 (GTX トランシーバー )


SFP+ トランスミッターのジッター生成

トランスミッターの総ジッター

9830.40(1)

– 0.28 UI

9953.00

10312.50

10518.75

11100.00

SFP+ レシーバーの高周波ジッター許容値

レシーバーの総ジッター許容値

9830.40(1)

0.7 – UI

9953.00

10312.50

10518.75

11100.00

注記 :

1. SFP+ を介した CPRI アプリケーションで使用されるラインレートです。





表 67 : CPRI プロトコルの特性 (GTX トランシーバー )


CPRI トランスミッターのジッター生成


614.4 – 0.35 UI

1228.8 – 0.35 UI

2457.6 – 0.35 UI

3072.0 – 0.35 UI

4915.2 – 0.3 UI

6144.0 – 0.3 UI

9830.4 – 注記 1 UI

CPRI レシーバーの周波数ジッター許容値


614.4 0.65 – UI

1228.8 0.65 – UI

2457.6 0.65 – UI

3072.0 0.65 – UI

4915.2 0.95 – UI

6144.0 0.95 – UI

9830.4 注記 1 – UI

注記 :

1. SFP+ 仕様に基づいてテストされています (表 66 参照)。





GTH トランシーバーの仕様

GTH トランシーバーの DC 入力および出力レベル

表 68 に、 Virtex-7 T/XT FPGA の GTH トランシーバーの DC 仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

表 68 : GTH トランシーバーの DC 仕様


DVPPIN

Peak-to-Peak 差動入力電圧 (外部 AC カップリング)

>10.3125Gb/s 150 – 1250 mV

6.6Gb/s ～ 10.3125Gb/s 150 – 1250 mV

6.6Gb/s 150 – 2000 mV

VINシングルエンド入力電圧(1) DC カップリング

VMGTAVTT = 1.2V-400 – VMGTAVTT mV

VCMIN入力同相電圧 DC カップリング

VMGTAVTT = 1.2V– 2/3 VMGTAVTT – mV

DVPPOUTPeak-to-Peak 差動出力電圧(2) トランスミッターの出力範囲は

1010 に設定

800 – – mV

VCMOUTDC 出力同相電圧: DC カップリング式に基づく VMGTAVTT – DVPPOUT/4 mV

VCMOUTAC 出力同相電圧: AC カップリング式に基づく VMGTAVTT – DVPPOUT/2 mV


ROUT 差動出力抵抗 – 100 –

TOSKEWトランスミッター差動出力間 (TXP および TXN) の内部ペアスキュー

– – 10 ps

CEXT 外部 AC カップリングのキャパシタの推奨値(3) – 100 – nF

注記 :

1. グランドを基準電位とするピンで計測された電圧です。

2. 出力幅およびプリエンファシスレベルは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) で説明し

ている属性を使用してプログラムでき、その結果はこの表に示す値よりも小さくできる可能性があります。

3. 特定のプロトコルおよび規格に準拠するため、必要に応じてこれらの範囲外の値を使用する場合があります。


図 6 : シングルエンドの電圧幅

0

+V P

N

ds183_01_062414

Single-EndedPeak-to-Peak Voltage









注記 : 図 7 に示す差動出力の電圧幅は、シングルエンド出力の電圧幅の 2 倍です。

表 69 に、 GTH トランシーバーのクロック入力の DC 仕様を示します。詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。

GTH トランシーバーのスイッチ特性

詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) を参照してください。


図 7 : 差動出力の電圧幅

表 69 : GTH トランシーバーのクロック入力の DC 仕様

シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 350 – 2000 mV


CEXT 外部 AC カップリングのキャパシタ要件 – 100 – nF

表 70 : GTH トランシーバーのパフォーマンス値


単位-3E/-2GE -2(C/I)/-2LE -1(C/I/M)(1)

FGTHMAX GTH トランシーバーの大データレート 13.1 11.3 8.5 Gb/s

FGTHMIN GTH トランシーバーの小データレート 0.500 0.500 0.500 Gb/s

FGTHCRANGE CPLL ラインレート範囲

1 3.2-10.3125 3.2 ～ 8.0 Gb/s

2 1.6-5.16 1.6 ～ 4.0 Gb/s

4 0.8-2.58 0.8 ～ 2.0 Gb/s

8 0.5-1.29 0.5 ～ 1.0 Gb/s

16 N/A Gb/s

FGTHQRANGE1 QPLL ラインレート範囲 1

1 8.0 ～ 11.85 8.0 ～ 11.3 8.0 ～ 8.5 Gb/s

2 4.0 ～ 5.925 4.0 ～ 5.925 4.0 ～ 4.25 Gb/s

4 2.0 ～ 2.9625 2.0 ～ 2.9625 2.0 ～ 2.125 Gb/s

8 1.0 ～ 1.48125 1.0 ～ 1.48125 1.0 ～ 1.0625 Gb/s

16 0.5 ～ 0.740625 0.5 ～ 0.740625 0.5 ～ 0.53125 Gb/s

FGTHQRANGE2 QPLL ラインレート範囲 2

1 11.85 ～ 13.1 N/A Gb/s

2 5.925 ～ 6.55 5.925 ～ 6.25 N/A Gb/s

4 2.9625 ～ 3.275 2.9625 ～ 3.125 N/A Gb/s

8 1.48125 ～ 1.63 1.48125 ～ 1.5625 N/A Gb/s

16 0.740625 ～ 0.81875

0.740625 ～ 0.78125 N/A Gb/s

FGCPLLRANGE GTH トランシーバーの CPLL 周波数範囲 1.6 ～ 5.16 1.6 ～ 4.0 GHz

FGQPLLRANGE1 GTH トランシーバーの QPLL 周波数範囲 1 8.0 ～ 11.85 8.0 ～ 11.85 8.0 ～ 8.5 GHz

0

+V

–V

P–NDS183_02_062414

DifferentialPeak-to-Peak

Voltage









FGQPLLRANGE2 GTH トランシーバーの QPLL 周波数範囲 2 11.85 ～ 13.1 11.85 ～ 12.5 N/A GHz

注記 :

1. -1 スピードグレードの場合、 5.0Gb/s を超える動作には 4 バイトの内部データ幅が必要です。『電圧識別ビットを使用した消費電力の削減』

(XAPP555: 英語版、日本語版) で説明されている方法に従い VCCINT = 0.9V とした -1 スピードグレードの場合、 3.8Gb/s を超える動作には 4 バイトの内部データ幅が必要です。

表 71 : GTH トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性


単位-3/-2G -2L -2 -1/-1M

FGTHDRPCLK GTHDRPCLK 大周波数 175.01 175.01 175.01 156.25 MHz

表 72 : GTH トランシーバーの基準クロックのスイッチ特性



FGCLK 基準クロックの周波数範囲 60 – 820 MHz

TRCLK 基準クロックの立ち上がり時間 20% ～ 80% – 200 – ps

TFCLK 基準クロックの立ち下がり時間 80% ～ 20% – 200 – ps

TDCREF 基準クロックのデューティサイクルトランシーバーの PLL のみ 40 50 60 %


図 8 : 基準クロックのタイミングパラメーター

表 73 : GTH トランシーバー PLL/ロックタイムの適用



TLOCK PLL が初にロックするまでの時間 – – 1 ms

TDLOCK

DFE (判定帰還型イコライザー) に必要なクロックリカバリの位相取得および適用時間

PLL が基準クロックにロックされた後、クロックデータリカバリ (CDR) が入力のデータにロックされるのに必要な時間

– 50,000 37 x106 UI

DFE が無効の場合、低消費電力モード(LPM) に必要なクロックリカバリの位相取得および適用時間

– 50,000 2.3 x106 UI

表 70 : GTH トランシーバーのパフォーマンス値 (続き)


単位-3E/-2GE -2(C/I)/-2LE -1(C/I/M)(1)

ds183_03_021611

80%

20% T FCLK

T RCLK







表 74 : GTH トランシーバーのユーザークロックのスイッチ特性(1)

シンボル説明

データ幅の条件スピードグレード

単位内部ロジック

インターコネクトロジック

-3E/-2GE(2) -2(C/I)/-2LE(2) -1(C/I/M)(3)

FTXOUT TXOUTCLK 大周波数 412.500 412.500 312.500 MHz

FRXOUT RXOUTCLK 大周波数 412.500 412.500 312.500 MHz

FTXINTXUSRCLK大周波数

16 ビット 16 および 32 ビット 412.500 412.500 312.500 MHz

32 ビット 32 ビット 409.375 353.125 265.625 MHz

FRXINRXUSRCLK大周波数

16 ビット 16 および 32 ビット 412.500 412.500 312.500 MHz

32 ビット 32 ビット 409.375 353.125 265.625 MHz

FTXIN2TXUSRCLK2大周波数

16 ビット 16 ビット 412.500 412.500 312.500 MHz

16 および 32 ビット 32 ビット 409.375 353.125 265.625 MHz

32 ビット 64 ビット 204.688 176.563 132.813 MHz

FRXIN2RXUSRCLK2大周波数

16 ビット 16 ビット 412.500 412.500 312.500 MHz

16 および 32 ビット 32 ビット 409.375 353.125 265.625 MHz

32 ビット 64 ビット 204.688 176.563 132.813 MHz

注記 :

1. クロックは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の方法でインプリメントする必

要があります。

2. スピードグレード -3E、 -2GE、 -2C、 -2I、および 2LE の場合、 16 ビットデータパスは 6.6Gb/s よりも低いラインレートでしか使用できません。

3. 『電圧識別ビットを使用した消費電力の削減』 (XAPP555: 英語版、日本語版) で説明されている方法に従い VCCINT = 0.9V とした -1 スピードグレードの場合、 16 ビットデータパスは 3.8Gb/s よりも低いラインレートでしか使用できません。スピードグレード -1 で VCCINT = 1.0V の場合、

16 ビットデータパスは 5.0Gb/s よりも低いラインレートでしか使用できません。

表 75 : GTH トランシーバーのトランスミッターのスイッチ特性


FGTHTX シリアルデータレート範囲 0.500 – FGTHMAX Gb/s

TRTX TX 立ち上がり時間 20% ～ 80% – 40 – ps

TFTX TX 立ち下がり時間 80% ～ 20% – 40 – ps

TLLSKEW TX Lane-to-Lane スキュー (1) – – 500 ps

VTXOOBVDPP 電気的アイドルの振幅 – – 15 mV

TTXOOBTRANSITION 電気的アイドルの送信時間 – – 140 ns

TJ13.1 総ジッター (2)(4)13.1Gb/s

– – 0.3 UI

DJ13.1 確定的なジッター (2)(4) – – 0.17 UI

TJ12.5 総ジッター (2)(4)12.5Gb/s

– – 0.28 UI

DJ12.5 確定的なジッター (2)(4) – – 0.17 UI

TJ11.3 総ジッター (2)(4)11.3Gb/s

– – 0.28 UI

DJ11.3 確定的なジッター (2)(4) – – 0.17 UI

TJ10.3125_QPLL 総ジッター (2)(4)10.3125Gb/s

– – 0.28 UI


TJ10.3125_CPLL 総ジッター (3)(4)10.3125Gb/s

– – 0.33 UI


TJ9.953 総ジッター (2)(4)9.953Gb/s

– – 0.28 UI

DJ9.953 確定的なジッター (2)(4) – – 0.17 UI










– – 0.28 UI

DJ9.8 確定的なジッター (2)(4) – – 0.17 UI

TJ8.0_QPLL 総ジッター (2)(4)8.0Gb/s

– – 0.28 UI



– – 0.32 UI



– – 0.30 UI



– – 0.30 UI

DJ5.0 確定的なジッター (3)(4) – – 0.15 UI

TJ4.25 総ジッター (3)(4)4.25Gb/s

– – 0.30 UI

DJ4.25 確定的なジッター (3)(4) – – 0.15 UI

TJ3.75 総ジッター (3)(4)3.75Gb/s

– – 0.30 UI

DJ3.75 確定的なジッター (3)(4) – – 0.15 UI

TJ3.20 総ジッター (3)(4)3.20Gb/s(5)

– – 0.2 UI

DJ3.20 確定的なジッター (3)(4) – – 0.1 UI

TJ3.20L 総ジッター (3)(4)3.20Gb/s(6)

– – 0.32 UI

DJ3.20L 確定的なジッター (3)(4) – – 0.16 UI

TJ2.5 総ジッター (3)(4)2.5Gb/s(7)

– – 0.20 UI

DJ2.5 確定的なジッター (3)(4) – – 0.08 UI

TJ1.25 総ジッター (3)(4)1.25Gb/s(8)

– – 0.15 UI

DJ1.25 確定的なジッター (3)(4) – – 0.06 UI

TJ500 総ジッター (3)(4)500Mb/s

– – 0.1 UI

DJ500 確定的なジッター (3)(4) – – 0.03 UI

注記 :

1. 大 12 個の連続したトランスミッター (3 つの GTH クワッドにあるトランシーバーすべて) を有効にして TX 位相アライメントを設定し、同じ

REFCLK 入力を使用した場合の値です。

2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。






表 75 : GTH トランシーバーのトランスミッターのスイッチ特性 (続き)






表 76 : GTH トランシーバーのレシーバーのスイッチ特性


FGTHRX シリアルデータレート 0.500 – FGTHMAX Gb/s

TRXELECIDLE RXELECIDLE がデータ損失または復元に応答するための時間 – 10 – ns

RXOOBVDPP OOB 検出しきい値 Peak-to-Peak 60 – 150 mV

RXSSTレシーバースペクトラム拡散のトラッキング(1) 33kHz で変調

-5000 – 0 ppm

RXRL ランレングス (CID) – – 512 UI

RXPPMTOL

データ /REFCLK PPM オフセット耐性

ビットレート 6.6Gb/s -1250 – 1250 ppm

ビットレート 6.6Gb/s および 8.0Gb/s

-700 – 700 ppm

ビットレート 8.0Gb/s -200 – 200 ppm

SJ ジッター耐性(2)














JT_SJ3.2L 正弦波ジッター (CPLL)(3) 3.2Gb/s(5) 0.45 – – UI



JT_SJ500 正弦波ジッター (CPLL)(3) 500Mb/s 0.4 – – UI

負荷がある場合の SJ ジッター耐性(2)

JT_TJSE3.2負荷がある場合の総ジッター (8)

3.2Gb/s 0.70 – – UI

JT_TJSE6.6 6.6Gb/s 0.70 – – UI

JT_SJSE3.2 負荷がある場合の正弦波ジッター (8)

3.2Gb/s 0.1 – – UI

JT_SJSE6.6 6.6Gb/s 0.1 – – UI

注記 :

1. RXOUT_DIV = 1、 2、および 4 を使用する場合の値です。


3. 挿入した正弦波ジッターの周波数は 80MHz です。





8. RX を使用し、 LPM または DFE モードの場合の複合ジッターです。





GTH トランシーバープロトコルのジッター特性

表 77 ～表 82 に、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476: 英語版、日本語版) に記載の、プロトコル特定の特性を適に使用するために推奨する設定値を示します。

表 77 : ギガビットイーサネットプロトコルの特性 (GTH トランシーバー )


ギガビットイーサネットトランスミッターのジッター生成


ギガビットイーサネットレシーバーの高周波ジッター許容値


表 78 : XAUI プロトコルの特性 (GTH トランシーバー )


XAUI トランスミッターのジッター生成


XAUI レシーバーの高周波ジッター許容値


表 79 : PCI Express プロトコルの特性 (GTH トランシーバー )(1)

規格説明ラインレート

(Mb/s) 最小最大単位

PCI Express トランスミッターのジッター生成



PCI Express Gen 3トランスミッターの総ジッター (相関関係なし)

8000– 31.25 ps

トランスミッターの確定的なジッター (相関関係なし )

– 12 ps

PCI Express レシーバーの高周波ジッター許容値

PCI Express Gen 1 レシーバーの総ジッター許容値 2500 0.65 – UI

PCI Express Gen 2レシーバーに内在するタイミングエラー

50000.40 – UI

レシーバーに内在する確定的なタイミングエラー

0.30 – UI

PCI Express Gen 3 レシーバーの正弦波ジッター許容値

0.03MHz ～ 1.0MHz

8000

1.00 – UI

1.0MHz ～ 10MHz 注記 3 – UI

10MHz ～ 100MHz 0.10 – UI

注記 :

1. Card Electromechanical (CEM) に基づいてテストされています。

2. 一般的な REFCLK を使用した場合の値です。

3. 1MHz ～ 10MHz では、正弦波ジッターの小ロールオフ (20dB/decade の傾き) です。







表 80 : CEI-6G および CEI-11G プロトコルの特性 (GTH トランシーバー )

説明ラインレート (Mb/s) インターフェイス最小最大単位



CEI-6G-LR – 0.3 UI


レシーバーの総ジッター許容値(1) 4976 ～ 6375CEI-6G-SR 0.6 – UI

CEI-6G-LR 0.95 – UI



CEI-11G-LR/MR – 0.3 UI


レシーバーの総ジッター許容値(2) 9950 ～ 11100

CEI-11G-SR 0.65 – UI

CEI-11G-MR 0.65 – UI

CEI-11G-LR 0.825 – UI

注記 :

1. 390.625MHz の基準クロックを使用し、も一般的な 6250Mb/s のラインレートでテストされています。

2. 155.46875MHz の基準クロックを使用する 9950Mb/s のラインレート、および 173.4375MHz の基準クロックを使用する 11100Mb/s のライン

レートでテストされています。

表 81 : SFP+ プロトコルの特性 (GTH トランシーバー )


SFP+ トランスミッターのジッター生成


9830.40(1)

– 0.28 UI

9953.00

10312.50

10518.75

11100.00

SFP+ レシーバーの高周波ジッター許容値


9830.40(1)

0.7 – UI

9953.00

10312.50

10518.75

11100.00

注記 :

1. SFP+ を介した CPRI アプリケーションで使用されるラインレートです。





PCI Express デザイン用統合インターフェイスブロックのスイッチ特性

PCI Express デザインのソリューションに関する資料および詳細は、 https://japan.xilinx.com/technology/protocols/pciexpress.htm から入手できます。

表 82 : CPRI プロトコルの特性 (GTH トランシーバー )


CPRI トランスミッターのジッター生成


614.4 – 0.35 UI

1228.8 – 0.35 UI

2457.6 – 0.35 UI

3072.0 – 0.35 UI

4915.2 – 0.3 UI

6144.0 – 0.3 UI

9830.4 – 注記 1 UI

CPRI レシーバーの周波数ジッター許容値


614.4 0.65 – UI

1228.8 0.65 – UI

2457.6 0.65 – UI

3072.0 0.65 – UI

4915.2 0.95 – UI

6144.0 0.95 – UI

9830.4 注記 1 – UI

注記 :

1. SFP+ 仕様に基づいてテストされています (表 81 参照)。

表 83 : PCI Express デザインの最大パフォーマンス


単位-3 -2/-2L/-2G -1/-1M

FPIPECLK パイプクロックの大周波数 250.00 250.00 250.00 MHz

FUSERCLK ユーザークロックの大周波数 500.00(1) 500.00(1) 250.00 MHz

FUSERCLK2 ユーザークロック 2 の大周波数 250.00 250.00 250.00 MHz

FDRPCLK DRP クロックの大周波数 250.00 250.00 250.00 MHz

注記 :

1. PCI Express x8 Gen 2 動作は、GTX トランシーバーを備えるデバイスの -2 および -3 スピードグレードでのみサポートされています。サポー

トされる特定のコアコンフィギュレーションの詳細は、『7 Series FPGAs Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG054:英語版、日本語版) を参照してください。

2. PCI Express Gen 3 動作は、GTH トランシーバーを備えるデバイスの -2 および -3 スピードグレードでのみサポートされています。サポートされ

る特定のコアコンフィギュレーションの詳細は、『Virtex-7 FPGA Gen3 Integrated Block for PCI Express v3.0 製品ガイド』 (PG023: 英語版) を参

照してください。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=pg054-7series-pcie.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=pg054-7series-pcie.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=Virtex-7%20FPGA%20Gen3%20Integrated%20Block%20for%20PCI%20Express

https://japan.xilinx.com/technology/protocols/pciexpress.htm


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie_7x;v=latest;d=j_pg054-7series-pcie.pdf




XADC の仕様表 84 : XADC の仕様

パラメーターシンボルコメント /条件最小標準最大単位

VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 Tj = –40℃ ～ 100℃、標準値 Tj = +40℃

ADC の精度(1)

精度 12 – – ビット

積分非直線性(2) INL – – ±3 LSB

差動非直線性 DNL コードの欠落なし、単調であることを保証 – – ±1 LSB

オフセットエラーオフセットキャリブレーションは有効 – – ±6 LSB

ゲインエラーゲインキャリブレーションは無効 – – ±0.5 %

オフセットの一致オフセットキャリブレーションは有効 – – 4 LSB

ゲインの一致ゲインキャリブレーションは無効 – – 0.3 %

サンプルレート – – 1 MS/s

信号対ノイズ比(2) SNR FSAMPLE = 500KS/s、 FIN = 20kHz 60 – – dB

RMS コードノイズ外部基準電圧 1.25V – – 2 LSB

オンチップ基準電圧 – 3 – LSB

高調波の総ひずみ(2) THD FSAMPLE = 500KS/s、 FIN = 20kHz – 70 – dB

拡張温度における ADC の精度

精度 Tj = -55°C ～ 125°C 10 – – ビット

積分非直線性(2) INL Tj = -55°C ～ 125°C – – ±1 LSB(10 ビット )

差動非直線性 DNL コードの欠落なし、単調であることを保証、Tj = –55℃ ～ 125℃

– – ±1

アナログ入力(3)

ADC 入力範囲単極動作 0 – 1 V

双極動作 -0.5 – +0.5 V

単極同相範囲 (FS 入力) 0 – +0.5 V

双極同相範囲 (FS 入力) +0.5 – +0.6 V

外部チャネル入力の範囲 ( 大) これらの範囲内に設定されたチャネルは隣接するチャネルの計測値に影響を与えない

-0.1 – VCCADC V

補助チャネルのフル精度帯域幅 FRBW 250 – – kHz

オンチップセンサー

温度センサー誤差 Tj = –40℃ ～ 100℃ – – ±4 °C

Tj = -55°C ～ +125°C – – ±6 °C

電源センサー誤差 VCCAUX 1.8V ±5%、Tj = –40℃ ～ +100℃ の計測範囲

– – ±1 %

VCCAUX 1.8V ±5%、

Tj = -55°C ～ +125°C の計測範囲

– – ±2 %

変換レート (4)

変換時間 - 継続 tCONV ADCCLK サイクル数 26 – 32 サイクル

変換時間 - イベント tCONV CLK サイクル数 – – 21 サイクル

DRP クロック周波数 DCLK DRP クロック周波数 8 – 250 MHz

ADC クロック周波数 ADCCLK DCLK からの派生クロック 1 – 26 MHz

DCLK デューティサイクル 40 – 60 %





コンフィギュレーションのスイッチ特性

XADC の基準電圧(5)

外部基準電圧 VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

オンチップ基準電圧 VREFP ピンを AGND に接続、Tj = -40°C ～ 100°C

1.2375 1.25 1.2625 V

注記 :

1. オフセットエラーおよびゲインエラーは、 XADC の自動ゲインキャリブレーション機能を有効にするとなくなります。この機能が有効な場合に

指定されている値です。

2. ビッストリームオプションの XADCEnhancedLinearity が ON の場合に対してのみ指定されている値です。

3. 詳細は、『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480:英語版、日本語版) の第 2 章「アナログ-デジタルコンバーター (ADC)」を参照してください。

4. 詳細は、『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480:英語版、日本語版) の第 5 章「XADC のタイミング」を参照してください。

5. 基準電圧が VREFP = 1.25V および VREFN = 0V の標準電圧以外の場合、理想的な伝達関数からのずれが生じます。また、内部センサーの温度や電

源などの計測値にも影響を与えます。外付けレシオメトリックタイプのアプリケーションでは、電源電圧および基準電圧の変動は ±4% まで許容

されます。オンチップ基準電圧の変動は ±1% です。

表 85 : コンフィギュレーションのスイッチ特性

シンボル説明Virtex-7 T/XT

デバイス


-3 -2/-2L/-2G -1/-1M

電源投入タイミング特性

TPL(1) プログラムレイテンシ 5 5 5 ms、大

TPOR(1) パワーオンリセット (立ち上がり時間 50ms) 10/50 10/50 10/50 ms、

小/ 大

パワーオンリセット (立ち上がり時間 1ms) 10/35 10/35 10/35 ms、小/ 大

TPROGRAM プログラムパルス幅 250 250 250 ns、小

CCLK 出力 (マスターモード )

TICCK マスター CCLK 出力の遅延 150 150 150 ns、小

TMCCKL マスター CCLK クロックの Low 時間のデューティサイクル 40/60 40/60 40/60 %、小/ 大

TMCCKH マスター CCLK クロックの High 時間のデューティサイクル 40/60 40/60 40/60 %、小/ 大

FMCCK マスター CCLK の周波数 100 100 100 MHz、大

x16 で AES 暗号化を使用した場合のマスター CCLK の周波数 50 50 50 MHz、大

FMCCK_START コンフィギュレーション開始時のマスター CCLK の周波数 3 3 3 MHz、標準

FMCCKTOL 標準 CCLK に対する周波数偏差 (マスターモード ) ±50 ±50 ±50 %、大

CCLK 入力 (スレーブモード )

TSCCKL スレーブ CCLK クロックの小 Low 時間 2.5 2.5 2.5 ns、小

TSCCKH スレーブ CCLK クロックの小 High 時間 2.5 2.5 2.5 ns、小

FSCCK スレーブ CCLK の周波数 100 100 100 MHz、大

EMCCLK 入力 (マスターモード )

TEMCCKL 外部マスター CCLK の Low 時間 2.5 2.5 2.5 ns、小

TEMCCKH 外部マスター CCLK の High 時間 2.5 2.5 2.5 ns、小

FEMCCK 外部マスター CCLK の周波数 100 100 100 MHz、大

表 84 : XADC の仕様 (続き)

パラメーターシンボルコメント /条件最小標準最大単位

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf




内部コンフィギュレーションアクセスポート

FICAPCK 内部コンフィギュレーションアクセスポート (ICAPE2)

デバイス全体にアクセスするマスターSLR ICAP

70.00 70.00 70.00 MHz、大

ローカル SLR にアクセスする SLRICAP

100.00 100.00 100.00 MHz、大

その他の全デバイス 100.00 100.00 100.00 MHz、大

マスター /スレーブシリアルモードプログラムスイッチ

TDCCK/TCCKD DIN のセットアップ/ホールド 4.0/0.0 4.0/0.0 4.0/0.0 ns、小

TCCO DOUT の Clock-to-Out 8.0 8.0 8.0 ns、大

SelectMAP モードプログラムスイッチ

TSMDCCK/TSMCCKD D[31:00] のセットアップ/ホールド 4.0/0.0 4.0/0.0 4.0/0.0 ns、小

TSMCSCCK/TSMCCKCS CSI_B のセットアップ/ホールド 4.0/0.0 4.0/0.0 4.0/0.0 ns、小

TSMWCCK/TSMCCKW RDWR_B のセットアップ/ホールド 10.0/0.0 10.0/0.0 10.0/0.0 ns、小

TSMCKCSO CSO_B の Clock-to-Out (330 のプルアップ抵抗が必要) 7.0 7.0 7.0 ns、大

TSMCO リードバックでの D[31:00] の Clock-to-Out 8.0 8.0 8.0 ns、大

FRBCCK リードバック周波数 SLR ベースのデバイス N/A 70 70 MHz、大

その他の全デバイス 100 100 100 MHz、大

バウンダリスキャンポートのタイミング仕様

TTAPTCK/TTCKTAP TMS および TDI のセットアップ/ホールド SLR ベースのデバイス N/A 9.0/2.0 9.0/2.0 ns、小

その他の全デバイス 3.0/2.0 3.0/2.0 3.0/2.0 ns、小

TTCKTDO TCK 立ち下がりエッジから TDO 出力 SLR ベースのデバイス N/A 17 17 ns、大

その他の全デバイス 7.0 7.0 7.0 ns、大

FTCK TCK の周波数 SLR ベースのデバイス N/A 20 20 MHz、大

その他の全デバイス 66 66 66 MHz、大

BPI フラッシュマスターモードプログラムスイッチ

TBPICCO(2) A[28:00]、RS[1:0]、FCS_B、FOE_B、FWE_B、ADV_B Clock-

to-Out8.5 8.5 8.5 ns、大

TBPIDCC/TBPICCD D[15:00] のセットアップ/ホールド 4.0/0.0 4.0/0.0 4.0/0.0 ns、小

SPI フラッシュマスターモードプログラムスイッチ

TSPIDCC/TSPICCD D[3:00] のセットアップ/ホールド 3.0/0.0 3.0/0.0 3.0/0.0 ns、小

TSPICCM MOSI の Clock-to-Out 8.0 8.0 8.0 ns、大

TSPICCFC FCS_B の Clock-to-Out 8.0 8.0 8.0 ns、大

OSERDES ポート

TUSRCCLKO STARTUPE2 USRCCLKO 入力から CCLK 出力 0.50/6.00 0.50/6.70 0.50/7.50 ns、小/ 大

FCFGMCLK STARTUPE2 CFGMCLK 出力周波数 65.00 65.00 65.00 MHz、標準

FCFGMCLKTOL STARTUPE2 CFGMCLK 出力周波数偏差 ±50 ±50 ±50 %、大

表 85 : コンフィギュレーションのスイッチ特性 (続き)


デバイス


-3 -2/-2L/-2G -1/-1M





eFUSE プログラム条件

表 86 に、 eFUSE 特有のプログラム条件を示します。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470:英語版、日本語版) を参照してください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

デバイス DNA アクセスポート

FDNACK DNA アクセスポート (DNA_PORT) 100.00 100.00 100.00 MHz、大

注記 :

1. コンフィギュレーションでより長い遅延をサポートするには、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470: 英語版、日

本語版) に記載のデザインソリューションを使用してください。

2. コンフィギュレーション中のみ、 I/O の弱いプルアップ/プルダウン抵抗値によって後のエッジが決定されます。

表 86 : eFUSE プログラム条件(1)


IFS VCCAUX 電源電流 – – 115 mA

t j 温度範囲 15 – 125 °C

注記 :

1. eFUSE プログラム中は FPGA をコンフィギュレーションしないでください。

日付バージョン説明

2011 年 3 月 1 日 1.0 初版

2011 年 10 月 5 日 1.1 データーシート全体で XC7V285T、 XC7V450T、 XC7V855T デバイスを削除。データシート全体に XC7VX330T、XC7VX415T、XC7VX550T、XC7VX690T、XC7VX980T、XC7VX1140Tを追加。

データシート全体で -1L を -2L に置き換え。 1 ページに拡張温度範囲の説明を追加。表 2 の小/ 大値を更新して注記 5 を削除。表 8 に TVCCO2VCCAUX を追加して「電源投入/切断シーケンス」の説明を明確化。表 6 および表 7 に ICCAUX_IO と ICCBRAM を追加。表 12 および表 13 のVICM を更新。表 12 に注記 1 を追加。表 86 に注記 1 を追加して更新。表 13 を追加。表 57 の基準クロックの大周波数 (FGCLK) を変更。表 59 を追加。「GTH トランシーバーの仕様」セクションを追加。表 20 から HSTL_III の間違ったインスタンスを削除。「I/O 規格での調整計測方法」セクションを削除。さらに正確な情報、計測値を求めるために IBIS を使用。表 28 のTIDELAYPAT_JIT を更新。表 30 に TAS/TAH を追加。表 33 に TRDCK_DI_WF_NC/TRCKD_DI_WF_NCおよび TRDCK_DI_RF/TRCKD_DI_RF を追加。表 85 の仕様を全体的に更新。表 40 でMMCM_FINDUTY を更新し、 FINJITTER、 TOUTJITTER、 TEXTFDVAR および注記 3 を追加。「ACスイッチ特性」セクションを更新。表 52 のパッケージリストを更新。「免責事項」を更新。

2011 年 11 月 7 日 1.2 文書全体に -2G スピードグレードを適宜追加。

表 12 の VOCM の仕様を変更。表 19 および表 20 を含む文書全体で、 ISE 13.3 v1.02 スピード仕様に基づいて「AC スイッチ特性」を更新。表 40 の一部仕様のシンボル名に MMCM を追加し、表 41 のシンボル名に PLL を追加。表 42 ～表 49 で SSTL15 規格の Pin-to-Pin の説明を更新。表 51 の単位を更新。

表 85 : コンフィギュレーションのスイッチ特性 (続き)


デバイス


-3 -2/-2L/-2G -1/-1M

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug470_7Series_Config.pdf






2012 年 2 月 13 日 1.3 1 ページの概要の説明を更新。表 2 の 3.3V HR I/O バンクの VCCO、Tj を更新。表 3 に標準値を追加。表 6 の注記を更新。表 8 に MGTAVCC、 MGTAVTT、および MGTVCCAUX 電源の立ち上がり時間を追加。表 9 を再編成し、 Mobile_DDR、 HSTL_I_18、 HSTL_II_18、 HSUL_12、SSTL135_R、SSTL15_R、SSTL12 を追加、DIFF_SSTL135、DIFF_SSTL18_I、DIFF_SSTL18_II、DIFF_HSTL_I、DIFF_HSTL_II を削除。表 10 および表 11 を追加。表 12 および表 13 の仕様を更新。「eFUSE プログラム条件」セクションを更新して耐性値の表を削除。「IO_FIFO のスイッチ特性」の表を追加。表 84 の ICCADC を変更して注記 1 を更新。表 17 の DDR LVDS トランスミッターのデータ幅を変更。文書全体で、 ISE 13.4 v1.03 スピード仕様に基づいて「AC スイッチ特性」を更新。表 30 は適用されないため削除。表 85 の仕様を更新。表 39 の注記 1 を更新。

「GTX トランシーバーの仕様」セクションでの変更は次のとおり。表 53 の VIN を変更し、 IDCINおよび IDCOUT を追加。表 55 を更新し、注記を追加。表 57 の FGCLK を変更、 TPHASE を削除、TDLOCK を追加。仕様を変更し、表 59 に注記 2 を追加。表 60、表 61、「GTX トランシーバープロトコルのジッター特性」の表 62 ～表 67 を追加。

2012 年 5 月 23 日 1.4 表 46 と表 50 の追加に加えてデータシートを再編成。

表 1 の TSOL を更新。表 3 の IBATT を更新して RIN_TERM を追加。表 6 および表 7 に値を追加。GTX/GTH トランシーバーについて「電源投入/切断シーケンス」セクションを更新。表 9 で、SSTL135 と SSTL135_R を含む多数のパラメーターを更新。表 11 の VOX 列を削除してDIFF_HSUL_12 を追加。表 12 の VOL を更新。表 17 を更新して注記 2 および 3 を追加。表 18を更新。

文書全体で、 ISE 14.1 v1.04 (-3、 -2、 -2L (1.0V)、 -1) および v1.05 (2L (0.9V)) のスピード仕様に基づいて「AC スイッチ特性」セクションを更新。

表 33 に注記 10 と注記 11 を含めて「リセット遅延」セクションを更新。表 57 に TLOCK およびTDLOCK のデータを追加。表 84 の XADC の仕様の大半を更新して注記 2 を追加。「DCLK 前後の MMCM の DRP (ダイナミックリコンフィギュレーションポート )」セクションを表 85 から表 40 および表 41 へ移動。

2012 年 8 月 3 日 1.5 表 1 の説明、VIN と注記 2 を変更して注記 4 を追加。表 2 の説明および注記を変更して注記 7 を削除、 GTX トランシーバーのパラメーターと値を変更、注記 13 および注記 14 を追加。表 3 のパラメーターを更新。表 4 および表 5 を追加。表 7 の値を更新。表 9 の LVCMOS12 およびSSTL を更新。表 10 および表 11 の仕様の大半を更新。

ISE 14.2 のスピード仕様に基づいて「AC スイッチ特性」セクションと表 14 を更新し、XC7VX485T を Production ステータス、およびスピードグレード -2 および -1 に更新 (表 15 および表 16)。

表 18 に注記と仕様を追加。「IOB パッド入力/出力/ トライステート」の説明を更新、表 21 にTIOIBUFDISABLE を追加。

表 30 から大半の組み合わせ遅延の仕様と TCINCK/TCKCIN を削除。

表 53 を再編成、一部のパラメーターを表 1 に移動。表 58 を追加。表 59 を更新。表 61 で、58 ページの負荷がある場合の SJ ジッター耐性セクションと注記 8 を更新。表 64 に注記 1、注記 2、および注記 2 を追加。表 65 に注記 1、注記 2、ラインレートを追加。表 66 に注記 1 を追加して更新。表 67 に注記 1 を追加して更新。

表 84 の注記 1 を更新して注記 4 を追加。表 85 の TPOR および FEMCCK を更新。

2012 年 9 月 20 日 1.6 データシートから XC7V1500T デバイスを削除。表 2 の VCCINT および VCCBRAM を変更して注記 3 を追加。表 7 の一部の値を更新。表 15 および表 16 の更新、XC7V585T を Production ステータス、およびスピードグレード -2、 -1 に更新。表 52 に記載の XC7V585T について値を追加。表 60 の注記 2 を更新。

2012 年 9 月 26 日 1.7 表 15 および表 16 を、 -3 の XC7VX485T デバイスの Production グレードリリースを含むように更新。

2012 年 10 月 19 日 1.8 表 15 および表 16 を、 -2L (1.0V) の XC7VX485T デバイスの Production グレードリリースを含むように更新。

データシートから -2L (0.9V) スピード仕様を削除。これに伴い表 2 の VCCINT と VCCBRAM、注記 1 を修正して表 55 の注記 2 を削除。表 55 に記載の -1 スピードグレードに対する FGTXMAX、FGTXQRANGE1、FGQPLLRANGE1 仕様を 6.6Gb/s から 8.0Gb/s に更新。表 59 の注記 4 および表 74の注記 3 を更新。






2012 年 12 月 12 日 1.9 「AC スイッチ特性」セクションを更新、 ISE 14.3 スピード仕様について表 14 に基づいて文書全体を更新。表 15 および表 16 の更新、XC7V585T を Production ステータス、およびスピードグレード -3、 -2L (1.0V) に更新。表 52 の注記を更新。

「GTH トランシーバー DC 特性」セクション (https://japan.xilinx.com/power よりダウンロード可能な XPE の使用) の削除を含む、「GTH トランシーバーの仕様」を更新。表 70 を更新、表 73、表 75 および表 76 を追加。表 84 から注記 4 を削除。

2012 年 12 月 24 日 1.10 「AC スイッチ特性」セクションを更新、 ISE 14.4 および Vivado 2012.4 スピード仕様について表 14 に基づいて文書全体を更新。表 15 で、 XC7V2000T を Preliminary ステータス、およびスピードグレード -1、 -2 に更新。

「GTH トランシーバープロトコルのジッター特性」セクションを追加。表 85 で、 TTCKTDO を更新、「内部コンフィギュレーションアクセスポート」セクションを追加。

2013 年 1 月 31 日 1.11 表 2 に注記 2 を追加。表 15 および表 16 の更新、 XC7V2000T を Production ステータス、およびスピードグレード -1、 -2 に更新。表 37 の注記 1 を更新。表 39、表 42 ～表 45、表 48、および表 49 の注記を更新。表 68 の DVPPIN を更新。表 69 の VIDIFF を更新。表 72 から TLOCK および TPHASE を削除。表 73 の TDLOCK を更新。

2013 年 3 月 7 日 1.12 「AC スイッチ特性」セクションを更新、 ISE 14.5 および Vivado 2013.1 スピード仕様について表 14 に基づいて文書全体を更新。表 15 および表 16 の更新、XC7VX690T を Production ステータスに更新。

表 68 の DVPPOUT を更新。表 69 と表 76 の値を更新。表 70 から注記 1 を削除。表 40 のMMCM_FPFDMAX および表 41 の PLL_FPFDMAX を更新。表 52 にスキューの値を追加。

2013 年 3 月 27 日 1.13 表 7 で、 XC7VX330T および XC7VX415T デバイスの値を追加。表 15 および表 16 の更新、XC7VX330T と XC7VX415T を Production ステータスに更新。表 18 で、表のタイトルおよびLPDDR2 の値を更新、注記 3 を削除。注記 2 を削除。「QPLL ラインレートでは、分周器 N が66 に設定されている場合の大ラインレートは 10.3125Gb/s です。」を表 70 から削除。

2013 年 4 月 17 日 1.14 「AC スイッチ特性」セクションの表 15 および表 16 に、 XC7VX550T の全スピードグレードがProduction リリースに変更されたことを反映。

表 1 の VIN (I/O 入力電圧) の値を表 4 および表 5 と一致するように更新し、注記 4 と以前の注記5 を 1 つにして新たに注記 5 を追加。表 2 の VIN の説明を更新し、注記 9 を追加。表 4 および表 5 の初の 3 行を更新。表 7 の値を更新。表 1、表 4、表 5 の記載と一致するよう表 10 のPCI33_3 小電圧を更新。表 12 および表 13 に注記 1 を追加。データシート全体 (表 31、表 32、表 47) から「ホールドタイムが 0 とは、ホールドタイムがないか負であることを意味する」という注記を削除。表 59 および表 74 の USRCLK データを更新し、わかりやすく記載。

2013 年 5 月 7 日 1.15 表 15 および表 16 の更新、 XC7V2000T と XC7VX980T デバイスを Production ステータスに更新。

2013 年 5 月 15 日 1.16 表 15 および表 16 の更新、 XC7VX1140T デバイスを Production ステータスに更新。

2013 年 9 月 4 日 1.17 表 1 の IDCIN および IDCOUT の値をフローティング、 VMGTAVTT、または GND 別に記載。表 7から注記を削除。表 34 に記載の -1 スピードグレードに対するFMAX_PREADD_MULT_NOADREG_PATDET を更新。表 59 および表 74 の FTXIN2 と FRXIN2 に対する内部ロジックのビット数を 64 から 32 に更新。表 61 の注記 8 および FGTXRX の説明を更新。表 70 の FGTHQRANGE1、FGTHQRANGE2、FGQPLLRANGE1、および FGQPLLRANGE2 を更新。表 74の注記 2 および注記 3 のクロック名を更新。表 75 から TJ6.6_QPLL および DJ6.6_QPLL を削除。表 76 の FGTHRX の説明を更新、JT_SJ6.6_QPLL を削除、注記 8 を更新。表 84 の注記 2 で、BitGenをビットストリームに置き換え。表 85 の FRBCCK、TTAPTCK/TTCKTAP、TTCKTDO、FTCK を更新。

2013 年 11 月 26 日 1.18 文書全体に Virtex-7Q 防衛グレードデバイスの記載を追加。文書全体に -2M スピードグレードを追加。「概要」に『7 シリーズ FPGA 概要』と『防衛グレード 7 シリーズ FPGA 概要』を参考資料として記載。表 2 に、ミリタリ (M) デバイスのジャンクション温度範囲を追加し、注記 6 を更新。表 3 の RIN_TERM の説明からコマーシャル (C)、インダストリアル (I)、拡張 (E) の記載を削除。表 4 および表 5 の温度範囲を更新。表 8 の TVCCO2VCCAUX の条件に TJ = 125℃ を追加。「AC スイッチ特性」で ISE Design Suite 14.7 および Vivado Design Suite 2013.3 に更新。表 14に 1.05 と 1.06 を追加。表 70 および表 74 に -1M スピードグレードを追加。表 85 に TUSRCCLKOおよび FDNACK を追加。


https://japan.xilinx.com/power





2014 年 3 月 4 日 1.19 表 2 の注記 6 から 1.0V を削除し、注記 7 を追加。表 4 に注記 2 を追加。表 5 に注記 2 を追加し、注記 3 を更新。「AC スイッチ特性」で Vivado Design Suite 2013.4 に更新。表 15 および表 16 に XQ7VX690T デバイスのプロダクションリリースを反映。表 19 に、 HSUL_12_F、DIFF_HSUL_12_F、 MOBILE_DDR_S、 MOBILE_DDR_F、 DIFF_MOBILE_DDR_S、およびDIFF_MOBILE_DDR_F の規格を追加し、値を更新。表 20 に、HSUL_12_F、DIFF_HSUL_12_F、DIFF_HSUL_12_DCI_S、および DIFF_HSUL_12_DCI_F の規格を追加し、値を更新。表 19 および表 20 から注記を削除。「デバイスの Pin-to-Pin 出力パラメーターのガイドライン」および「デバイスの Pin-to-Pin 入力パラメーターのガイドライン」の導入の段落を削除。表 71 のFGTHDRPCLK をより正確な値に更新。表 83 に注記 1 を追加。表 84 「拡張温度での ADC 精度」の記載形式を変更。表 85 の FICAPCK を更新。

2014 年 4 月 11 日 1.20 表 15 および表 16 の更新、 XQ7VX485T デバイスを Production ステータスに更新。表 83 の注記 1 を更新。

2014 年 7 月 1 日 1.21 表 4 および表 5 で、カスタマー通知『7 シリーズ FPGA および Zynq-7000 SoC データシートのアップデート : I/O アンダーシュート電圧』 (XCN14014) について注記 2 を更新。「電源投入/切断シーケンス」で、「記載されている以外に推奨される電源シーケンスはありません。」の 1 文を追加。表 15 で、 XQ7V585T、 XQ7VX330T、 XQ7VX980T デバイスのすべてのスピードグレードを Preliminary から Production へ変更。表 16 で、 XQ7V585T および XQ7VX330T の -2、 -2L、 -1、および -1M スピードグレード向け、ならびに XQ7VX980T の -2L および -1M スピードグレード向けの Production 仕様のソフトウェアを追加。表 18 に注記 3 を追加。表 28 で、FIDELAYCTRL_REF に 400MH ｚの REFCLK 周波数を追加、注記 1 に 400MHz の平均タップ遅延を追加。表 42 で、 TICKOF の説明を更新し、注記 2 を追加。表 43 で、 TICKOFFAR の説明を更新し、注記 2 を追加。表 52 に記載の XQ7VX980T について TPKGSKEW を 287ps に変更。表 53で、 DVPPOUT の値について「大」列の 1000mV を「小」列に移動、 VIN の「DC パラメーター」列での説明を更新、注記 2 を追加。図 3 および図 4 の中で、「Peak-to-Peak」という記載を追加。図 4 の後に注記を追加。表 68 で、 VIN について「DC パラメーター」列の説明を更新、DVPPOUT の値について「大」列の 800mV を「小」列に移動、注記 1 を追加。図 6 および図 7 の中で、「Peak-to-Peak」という記載を追加。図 7 の後に注記を追加。表 83 で、注記 1 を更新、注記 2 を追加。表 85 で、「USRCCLK 出力」を「STARTUPE2 ポート」に変更、 FCFGMCLKおよび FCFGMCLKTOL を追加。

2015 年 3 月 6 日 1.22 表 6 の注記 3 を更新。表 12 で、 VICM の大値を 1.425V から 1.500V に変更。表 84 からサンプルレートの小値を削除。

2015 年 6 月 23 日 1.23 表 52 に、 FFV1157、 FFV1158、 FFV1761、 FFV1927、および RF1158 パッケージを追加。

2015 年 9 月 24 日 1.24 表 18 の前に導入の段落を追加。表 18 の注記 3 を更新。表 64 および表 79 から、PCI-SIG 3.0 コンプライアンステストの認証を受けたテストボードに関する注記を削除。表 85 に記載のFICAPCK の説明を ICAPE3 から ICAPE2 に変更。

2016 年 2 月 2 日 1.25 「I/O 規格での調整計測方法」を追加。

2016 年 3 月 28 日 1.26 表 22 の LVCMOS33、 LVTTL、および PCI33_3 の VMEAS を更新。

2017 年 4 月 6 日 1.27 表 28 の TIDELAYRESOLUTION の単位を ps から µs に変更。 FFV1157、 FFV1158、 FFV1761、

カスタマー通知『鉛フリーパッケージ (FFG/FBG/SBG) 内の鉛フリーバンプおよびサブストレートの混合出荷』 (XCN16022) に従って表 52 から FFV1927 パッケージ鉛フリーパッケージ(FFG/FBG/SBG) 内の鉛フリーバンプおよびサブストレートの混合出荷

2019 年 3 月 13 日 1.28 表 3 の注記 3 を更新。


https://japan.xilinx.com/support/documentation/customer_notices/j_xcn14014.pdf

https://japan.xilinx.com/support/documentation/customer_notices/j_xcn16022.pdf





免責事項本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上(過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

ザイリンクスの製品は、フェイルセーフとして設計されたり意図されてはおらず、また、フェイルセーフの動作を要求するアプリケーション (具体的には、 (I) エアバッグの展開、 (II) 車のコントロール (フェイルセーフまたは余剰性の機能 (余剰性を実行するためのザイリンクスの装置にソフトウェアを使用することは含まれません) および操作者がミスをした際の警告信号がある場合を除きます)、 (III)死亡や身体傷害を導く使用、に関するアプリケーション) を使用するために設計されたり意図されたりもしていません。顧客は、そのようなアプリケーションにザイリンクスの製品を使用する場合のリスクと責任を単独で負います。

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