7/25/2019 Verilog UART Model

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7/1/2016 Verilog UART Model

http://www.asic-world.com/examples/verilog/uart.html

Verilog UART ModelFeb-9-2014

Verilog UART Model

1 //----------------------------------------------------- 2// Design Name : uart

3 // File Name : uart.v4 // Function : Simple UART5 // Coder : Deepak Kumar Tala6 //-----------------------------------------------------

7 module uart (8 reset ,9 txclk ,

10 ld_tx_data ,11 tx_data ,12 tx_enable ,13 tx_out ,

14 tx_empty ,15 rxclk ,16 uld_rx_data ,17 rx_data ,18 rx_enable ,19 rx_in ,20 rx_empty21 );

22 // Port declarations23 input reset ;24 input txclk ;25 input ld_tx_data ;26 input [7:0] tx_data ;27 input tx_enable ;28 output tx_out ;29 output tx_empty ;30 input rxclk ;31 input uld_rx_data ;

32 output [7:0] rx_data ;33 input rx_enable ;34 input rx_in ;35 output rx_empty ;36

37 // Internal Variables38 reg [7:0] tx_reg ;39 reg tx_empty ;40 reg tx_over_run ;41 reg [3:0] tx_cnt ;42 reg tx_out ;43 reg [7:0] rx_reg ;44 reg [7:0] rx_data ;45 reg [3:0] rx_sample_cnt ;46 reg [3:0] rx_cnt ;47 reg rx_frame_err ;48 reg rx_over_run ;49

reg rx_empty ;

50 reg rx_d1 ;51 reg rx_d2 ;52 reg rx_busy ;53

54 // UART RX Logic55 always@ (posedge rxclkorposedge reset)56 if (reset)begin57 rx_reg

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67 endelsebegin68 // Synchronize the asynch signal69 rx_d1

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148 end149 if (! tx_enable) begin150 tx_cnt