UNIVERSITY OF CALIFORNIA College of Engineering 

Department of Electrical Engineering and Computer Sciences  

Jan M. Rabaey      Homework 1        EECS 247           Solution        Spring 2005  

1. SPICE models 

 

 

Vthp_extrap2 0.713V=Vthn_extrap2 0.701V=

Vthp_extrap2 Vgsp 0A( ):=Vthn_extrap2 Vgsn 0A( ):=

Vgsp Idp( ) 1

mp2

Idp yp2−( )⋅ xp2+:=Vgsn Idn( ) 1

mn2

Idn yn2−( )⋅ xn2+:=

yp2 11.46µA:=xp2 0.958V:=mp2 46.69 106−S⋅:=yn2 34.87µA:=xn2 0.882V:=mn2 192.332 10

6−S⋅:=

For |Vbs|=0.5V

Vthp_extrap1 0.837V=Vthn_extrap1 0.795V=

Vthp_extrap1 Vgsp 0A( ):=

Body-effect parameter, γγγγ

Vth Vth0 γ 2− φF VSB+ 2− φF⋅−( )+=

φFp 0.3V:= VSB 1V:=

For |Vbs|=1V

mn1 180.42 106−S⋅:= xn1 0.943V:= yn1 26.66µA:= mp1 44.19 10

6−S⋅:= xp1 1.059V:= yp1 9.795µA:=

Vgsn Idn( ) 1

mn1

Idn yn1−( )⋅ xn1+:=Vgsp Idp( ) 1

mp1

Idp yp1−( )⋅ xp1+:=

Vthn_extrap1 Vgsn 0A( ):=

S 38mV/decade=S 24mV/decade=For 77K:

S 97mV/decade=S 93mV/decade=For 298K:

PMOS NMOS

Slope factor

b) Subthreshold slopes

Values reported in the model file is 0.55 and 0.63 for NMOS and PMOS respectively

γp 0.615 V=γn 0.483 V=

γp

Vthp_extrap1 Vthp0_extrap−

2− φFp⋅ VSB+ 2− φFp⋅−( ):=

γn

Vthn_extrap1 Vthn0_extrap−

2− φFn⋅ VSB+ 2− φFn⋅−( ):=

VSB 1− V:=

φFp 0.443V:=andφFn 0.443V:=

Solving the above threshold voltage equation for the two extrapolated threshold voltage with source bulk reverse bias

of 1V and 0.5 V respectively, we get

Vth Vth0 γ 2− φF VSB+ 2− φF⋅−( )+=

Zoomed-in plots of the log(Id) at low Vgs:

Leakage Current at 0Vgs:

NMOS PMOS

For 298K: Ist 5.67pA= Ist 3.156pA=

For 77K: Ist 45.9zA= Ist 112.15zA=

   

 

 

||||

ds

th

VV

DIBL∆∆=

From the above plots the DIBL factors are calculated to be 5e-6 and 2e-3 for NMOS and PMOS respectively.

2. Technology scaling 

Eq. (1)tp_035_FO1 tp0_035 1f035_FO1

γ+

⋅=

f035_FO1

CL_035_FO1

Cin_035_FO1

:=CL_035_FO1 4.4362f F⋅:=Cin_035_FO1 2.577f F⋅:=

tp_035_FO1 64.28p s⋅=tp_035_FO1

Tringosc_035

10:=Tringosc_035 642.798p s⋅:=

Intrinsic delay, tp

Cin_035 3.33f F⋅:=Total input capacitance,

signal OP("/M2" "??")

betaeff 369.7u

cbb 250.1a

cbd -397.9z

cbg -247.1a

cbs -2.609a

cdb -3.826z

cdd 173.3a

cdg -173.3a

cds 16.43z

cgb -250.1a

cgd -172.9a

cgg 593.8a

cgs -170.8a

cjd 732.5a

cjs 0

csb -5.739z

csd -32.08y

csg -173.3a

css 173.3a

signal OP("/M3" "??")

betaeff 169.8u

cbb 439.7a

cbd -819.5a

cbg -901.1z

cbs 380.7a

cdb -174.3a

cdd 1.565f

cdg -1.369f

cds -21.96a

cgb -91.02a

cgd -1.31f

cgg 2.739f

cgs -1.338f

cjd 2.836f

cjs 0

csb -174.3a

csd 564.2a

csg -1.369f

css 979.2a

a) For 0.35µm inverter

2

Esw_035 38.11f J⋅:=Active energy consumption

Simulated Esw

tp0_035 28p s⋅:=γ 1.3354:=

Solving Eq. 1 and 2 for tp0_035 and γ

Eq. (2) tp_035_FO4 tp0_035 1f035_FO4

γ+

⋅=tp_035_FO4 =

f035_FO4

CL_035_FO4

Cin_035_FO4

:=CL_035_FO4 12f F⋅:=Cin_035_FO4 3.33f F⋅:=

tp_035_FO4 0.5 tpHL_035_FO4 tpLH_035_FO4+( )⋅:=tpLH_035_FO4 125.97p s⋅:=tpHL_035_FO4 81.63p s⋅:=

Esw_025_est 15.623 f J⋅=Esw_025_est

Esw_035

S U2

⋅

:=

Intrinsic energy scales as 1/SU2

tp0_025_est 20 p s⋅=tp0_025_est

tp0_035

S:=

Intrinsic delay scales as 1/S

Cin_025_est 2.379 f F⋅=Cin_025_est

Cin_035

S:=

Input capacitance scales as 1/S,

U 1.32=U3.3V

2.5V:=

Voltage scaling parameter,

S 1.4=S0.35µ m⋅

0.25µ m⋅:=

Technology scaling parameter,

With generalized scaling,

Predicting 0.25um values

Simulated parameters for 0.25µm inverter:

Cin

signal OP("M3" "??")

betaeff 152.5u

cbb 427.2a

cbd -654.7a

cbg -4.306a

cbs 231.8a

cdb -175.8a

cdd 1.293f

cdg -1.128f

cds 10.85a

cgb -75.49a

cgd -1.102f

cgg 2.261f

cgs -1.083f

cjd 2.531f

cjs 0

csb -175.8a

csd 463.8a

csg -1.128f

css 840.3a

signal OP("M2" "??")

betaeff 428.8u

cbb 210.9a

cbd -946.7z

cbg -208.7a

cbs -1.243a

cdb -106.9y

cdd 205.4a

cdg -205.4a

cds 623.7y

cgb -210.9a

cgd -204.4a

cgg 619.5a

cgs -204.1a

cjd 879.9a

cjs 0

csb -160.4y

csd -3.865y

csg -205.4a

css 205.4a

For 0.25µm inverter, input capacitance,

Cin_025 2.88f F⋅:=

Intrinsic delay, tp0

Tringosc_025 582.328p s⋅:= tp_025_FO1

Tringosc_025

10:=

Cin_025_FO1 2.431f F⋅:= CL_025_FO1 3.957f F⋅:= f025_FO1

CL_025_FO1

Cin_025_FO1

:=

tp_025_FO1 tp0_025 1f025_FO1

γ+

⋅= Eq. (3)

tpHL_025_FO4 67.59p s⋅:= tpLH_025_FO4 106.286p s⋅:= tp_025_FO4 0.5 tpHL_025_FO4 tpLH_025_FO4+( )⋅:=

Cin_025_FO4 2.88f F⋅:= CL_025_FO4 11.22f F⋅:= f025_FO4

CL_025_FO4

Cin_025_FO4

:=

tp_025_FO4 tp0_025 1f025_FO4

γ+

⋅= Eq. (4)

Solving Eq. 3 and 4 for tp0_025

γ 1:= tp0_025 22p s⋅:=

Active energy consumption, Esw

Active energy consumption

Esw_025 24f J⋅:=

Comparison of results:

Extracted 0.35um parameters Predicted 0.25um parameters Extracted 0.25um parameters

Cin_035 3.33 f F⋅= Cin_025_est 2.379 f F⋅= Cin_025 2.88 f F⋅=

tp0_035 28 p s⋅= tp0_025_est 20 p s⋅= tp0_025 22 p s⋅=

Esw_035 38.11 f J⋅= Esw_025_est 15.623 f J⋅= Esw_025 24 f J⋅=

Comments:

The predicted parameters matches the extracted parameters to some degree but not fully. This is because not every

thing scale as a factor of S/U. For instance, Vth doesn't scale fully as 1/U as supply voltage does and the junction

depth also does not scale with decreasing channel length. Parasitic resistances are also ignored in the scaling

theory. These caveats naturally contribute to the discrepancies we see, especially in the switching energy.

   

3. Design scaling 

a) For the PDA SOC LP driver scaling predicted by ITRS, the parameters of technology node, supply voltage, clock frequency and average active power normalized to the 2003 references are plotted in the following graph. 

ITRS LP SOC Design Scaling

0

1

2

3

4

5

6

2000 2005 2010 2015 2020

Year

Normalized Parameters

Tech node

Vdd

Clock freq

Active power

 b)  Main  requirement  of  this  problem  is  on  understandings  of  active  power  calculation  in CMOS  circuits. At  the  same  time  the  exploration  on modeling  the  impacts  of  different circuit design strategies on power consumption is encouraged. 

Active power consumption of a design is a function of activity factor (α), supply voltage (Vdd), clock  frequency  (É)  and  the  charge  capacitances  (CL).  CL  is  approximately  inversely proportional  to  the  technology  scaling  (due  to  both  tox  and  gate  dimension  scalings),  and proportional to the gate count in a design.  

A basic model of calculating the active power is  

SAreaS

AreaS

C diedie

L ⋅=∝ 2/11

,    SAreafVfVCP dieddddLactive ⋅⋅∝∝ 22 αα  

Here  S  is  the  technology  scaling  factor.  It  is  estimated  by  ITRS  that  die  size  increases  on average by 10% per node. As the activity factor varies among different designs and applications, in this model we assume the same level of α. With the ITRS scaling data in a), a basic model of the active power is as following: 

  Source  2003 2006  2009 2012  2015  2018 Tech node  ITRS  101 90  65 45  32  22 Vdd  ITRS  1.2 1  0.8 0.6  0.5  0.4 Clock freq  ITRS  300 450  600 900  1200  1500 Die size  ITRS  1 1.1  1.21 1.331  1.4641  1.6105 Modeled active P  Vdd^2*f*die/tech  4.277 5.5  7.148 9.583  13.73  17.57 

As a result of  the ever-increasing  integration,  the dynamic power grows about 30% at each technology generation.   Effective power  control  technique  is  required  to minimize  the power 

   

gap between technology scaling and SOC low power design requirement, which is also reported in  the  ITRS  analysis.  Such  power  control  techniques  include  parallel  architecture,  higher memory  to  logic  ratio, CMOS manufacture  process  engineering  and  even migration  to  non-classical CMOS structures. The goal is to keep the SOC LP design power at a constant level. 

An example of a quantitative model considering the impact of applying parallel architecture on chip active power is as following: 

  Source  2003 2006 2009 2012 2015 2018Transistor count (mil)  41*die/(tech/101)^2  41 56.7982 119.8 274.9 597.99 1391.7SRAM T count  2X per node  16 32 64 128 256 640Core logic T count  2~4X per node  2 8 32 64 256 512Periph logic T count  total T - SRAM T - core logic T  23 16.7982 23.78 82.903 85.995 239.7Active SRAM T  SRAM T * α(SRAM)  0.064 0.09051 0.128 0.181 0.256 0.4048Parallelism  Assumed  1 1 2 2 2 3Equivlant active logic T  α(logic)*(Core T / Para^2 + Periph T)  2.5 2.47982 3.178 9.8903 14.999 29.659Modeled active P  Vdd^2*f*ActiveT(SRAM+logic)*tech 111.87 104.098 82.52 146.84 146.45 158.73

This model uses the ITRS prediction data of chip memory size, core and peripheral logic size scaling, as well as  the SRAM activity  factor scaling. By assuming 2X parallelism after 65nm node and 3X after 22nm node, we can approximately keep the active power constant. However notice that with a supply voltage of 0.4V at 22nm node, the 3X parallelism is not very realistic. At the same time a memory size (640 million  transistors) larger than the scaled value at 22nm node was used to help the power suppression. All these indicate the big power control challenge in future CMOS design scaling. 

 

4. CMOS scaling 

a)  When scaled below the 90nm node, traditional CMOS structure faces the problems of high leakage  current,  pronounced  short  channel  effect,  large  process  variation,  and  reduced source/drain  conductivity  under  low  supply  voltage.  To  find  a  device  structure  that  has improved performance and  sustainable  scalability  is  the motivation  for exploring  the non-classical CMOS structures. 

b)  The non-classical CMOS structures are reviewed as following. 

Transport-Enhanced MOSFET:  A strained semiconductor is manufactured below the gate. Advantage:  the  strained  silicon  increases  the mobility  of  the  carriers  in  the  channel, 

resulting in an increase of the saturation current.  Disadvantage: High manufacturing cost (requires epi-deposition and SOI) 

UTB SOI MOSFET:   A thin transistor body is placed over oxide.  Advantage: Good isolation and electrostatics. Good control of the channel by the gate in 

the off state.   Disadvantage: High manufacturing cost (requires SOI). Vth adjustment difficult. Source/Drain Engineered MOSFET  1) Source and drain are metallic from silicidation and are isolated from other transistors 

by a Shocttky diode.  Advantage: Low source / drain resistance. No longer need shallow junction S/D. 

   

 Disadvantages:  The  Shottky  barrier  is  not  as  high  as  diode  barrier.  It  is  costly  to manufacture (need SOI). The Source and Drain must be silicided. 

 2) A  second  type has  a  reduced Gate  to Source  and Gate  to Drain overlap  to  reduce parasitic capacitance. 

 Advantage: Low gate to drain capacitance.  Disadvantage:  The  channel  resistance  would  increase  since  not  all  the  channels  are 

inverted. Multi-Gate MOSFET     Control the channel by either multiple gates or a wrap-around gate.  1)  Wrap-around Gates: Advantage: Higher drive current due to dynamic Vth. Good control of the channel in the 

off state. Disadvantage: Less control over channel size. 2)  Double Gate MOSFETS Advantages: High drive  current. Very  adjustable Vth. Allows  for new  logic  styles  and 

new logic gate. Disadvantages: High manufacture cost. Transistor width can not be continuously  tuned 

in design.