Unidad 3: Circuitos digitales. - Facultad de Ciencias ... 3_parte 2_2011.pdf · decisiones se...

A-1 Appendix A - Digital Logic

Principles of Computer Architecture by M. Murdocca and V. Heuring © 1999 M. Murdocca and V. Heuring

Unidad 3: Circuitos digitales.

Diapositivas traducidas del libro Principles of Comput er ArchitectureMiles Murdocca and Vincent Heuring

Appendix A: Digital Logic



Objetivos generales• El objetivo de este tema es abordar los principios

básicos de la lógica digital, que pueden aplicarse en el diseño de una computadora digital.

• Lograr el entendimiento de los principios de la Lógica combinatoria y de la Lógica Secuencial , utilizadas en el diseño de circuitos lógicos digitales, a partir de los cuales es posible const ruir integramente una computadora.

• Estos circuitos implementan las operaciones básicas de mas bajo nivel , de las cuales depende e l funcionamiento de una computadora.



Indice general • Lógica Combinatoria:

• Definiciones

• Algebra de Boole

• Componentes digitales

• Lógica Secuencial:

• Maquina de Estados Finitos

• FLIP_FLOPS:

• Circuito S-R sincrónico

• Circuito D Flip-Flop

• Circuito J-K Flip-Flop

• Circuito Master-Slave Flip-Flop

• Registros

• Contadores



Algunas definiciones• Unidad lógica Combinatoria: un circuito lógico

digital en el cual las decisiones lógicas se tomanexclusivamente en base a las combinaciones de las entradas. Ejemplo: un sumador.

• Unidad lógica Secuencial: un circuito donde lasdecisiones se adoptan no sólo en virtud de lascombinaciones de entrada sino también de la historia anterior de las mismas entradas. Ejemplo: una unidad de memoria.

• Máquina de estado finito: Un circuito que posee un estado interno y cuya salida es función de lasentradas corrientes y de la historia previa de susentradas



Indice general • Lógica Combinatoria:

• Definiciones

• Algebra de Boole

• Componentes digitales

• Lógica Secuencial:

• Maquina de Estados Finitos

• FLIP_FLOPS:

• Circuito S-R sincrónico

• Circuito D Flip-Flop

• Circuito J-K Flip-Flop

• Circuito Master-Slave Flip-Flop

• Registros

• Contadores



Logica Secuencial: Modelo clásico de una Máquina de Estados Finitos

• Una MEF estácompuesta de unaunidad lógicacombinacional y elementos de retardo(llamados flip-flops ).

Si: elementos de retardo, uno por cada línea de entrada (líneas de estado)

D0 - Dn : salidas internas, que producirán el nuevo estado

Qi: nuevos bits de estado

Señal de sincronismo: D i->Si->Qi



Máquinas de Estado Finito (I)

• Las máquinas de estado finito basan su funcionamien to en los AUTÓMATAS FINITOS, son entes matemáticos que permit en dar un soporte teórico a numerosos desarrollos rela cionados con la informática (para nuestra asignatura, los ci rcuitos secuenciales).

• Inicialmente se puede ver al autómata como una "caj a negra" con entradas y salidas, cuyo comportamiento se obse rvan en instantes sucesivos discretos: t ; t1 ; t2 ; ......

• Un estímulo o entrada E(t) en el instante t produce una respuesta S(t+1) en el instante (t+1), respuesta que dependerádel estímulo o entrada E(t) y de una función del t iempo H(t):

S(t+1) = F( H(t), E(t) )



Máquinas de Estado Finito (II)

• Considerar que:• H(t) está completamente definida por la historia pre via del

autómata.• Existe un número finito de elementos de memoria, po r lo tanto

H(t) no puede tomar más que un número finito de val ores distintos llamados ESTADOS INTERNOS DEL AUTÓMATA.

S(t+1) = F( H(t), E(t) )



Máquinas de Estado Finito (III)• Funciones de transición• Si al estado del autómata en el instante t se lo de nomina Q(t)

entonces:

1) S(t+1) = F( Q(t), E(t) )

•Lo cual indica que la salida depende del estado en el instante t y de las entradas E(t).•El estado posterior a los estímulos o entradas, Q(t +1) dependerátambién de E(t) y de Q(t); o sea:

2) Q(t+1) = G( Q(t), E(t) )

Las ec. 1) y 2) permiten calcular paso a paso el co mportamiento del autómata, cualquiera sea la sucesión de estímulos que pueda r ecibir en un instante t.Las funciones F y G o FUNCIONES DE TRANSICIÓN pueden re presentarse en forma de tablas o de diagramas:



Máquinas de Estado Finito (IV)• Si al estado del autómata en el instante t se lo de nomina Q(t)

entonces:• Ejemplo 1: autómata cuyo comportamiento es el sigui ente: Q(t+1) = E(t )

1111

0110

1001

0000

Q(t+1)SQ (t)E

0

1/0

10/0 0/1 1/1

Q(t+1)

E/S



Máquinas de Estado Finito (V)• Ejemplo 2: Autómata para suma binaria en serie. Las entradas indican las

parejas de números a sumar, la salida S presenta la suma de los números binarios introducidos, los estados posibles (0 o 1) indican, en cada caso) el arrastre producido.

11111

10011

10101

01001

10110

01010

01100

00000

Q(t+1)SQ(t)BA

Estado Siguiente

SalidaEstado Actual

Entradas



FLIP-FLOPS

• Los elementos de memoria en un circuitosecuencial se denominan flip-flops.•Un flip-flop posee dos salidas, Q y Q', y dos entradas, set y reset (Flip-Flop SR).•Un flip flop posee dos salidas, una para el valor normal y otra para el valor complementadoalmacenado en él.• Un flip-flop puede construirse a partir de dos compuertas NAND o dos compuertas NOR



Compuerta NOR con tiempo de retardo

•El tiempo requerido para que una señal se propague d esde las entradas de una compuerta lógica hasta sus salidas no es nulo.

•El retardo entre la E/S es la base de funcionamiento de u n elementoimportante de la memoria, el flip-flop .

•Este no se indica en los circuitos, pero su presenc ia está implícita



Circuito biestable Flip-Flop S-R (I)Es un conjunto de compuertas lógicas que mantiene es table el estado de la salida aun luego de que las entradas pasen a un est ado inactivo.Salida de un flip-flop queda determinada tanto por la s entradas actuales, y por la historia de las mismas.Se puede utilizar para almacenar un bit de informació n, sirve como bloque constructivo para memorias de computadoras. Es necesario un nuevo circuito combinacional en el qu e se pueda lograr este comportamiento. Un flip flop se puede utilizar p ara almacenar un bit de información.



Circuito biestable Flip-Flop S-R(II)El flip-flop tiene dos estados útiles.•Cuando Q =1 y Q’= 0, se encuentra en el estado set (o estado 1).•Cuando Q = 0 y Q’ = 1, se encuentra en el estado cle ar (o estado 0). Las salidas Q ( salida normal) y Q’ (salida negada)

•El estado binario del flip-flop se toma con el valor de la salida normal (Q).

Compuerta 2

Compuerta 1



Flip-Flop SR o SC (I)

• Supongamos: S=0, R=0, Q=0 y Q’=1.

• Si en un momento determinado cambiamos la entrada S de 0 a 1, la salida de la compuerta 1 (Q’ ) cambiará de 1 a 0.

• Como esta salida es también una de las entradas de la compuerta 2, al haber un 0 y un 0 como entrada, su salida (Q) pasará de 0 a 1. Como antes, ahora la salida de la compuerta 2 (Q) es una de las entradas de la compuerta 1.

• Como hubo un cambio de 0 a 1 debemos ver que efecto tiene esto en la salida de la compuerta 1.

• Las entradas son 1 y 1 a lo que la compuerta NOR responderá con un 0 a la salida (Q’ ). Como esta estaba en 0, el FF queda en un estado estable y no hay mas cambios.



Flip-Flop SR o SC (II)• Estado inicial: S=0, R=0, Q=0 y Q’=1.• Compuerta 1 : S=1; R=0; Q’=0. • Compuerta 2:• R= 0; Q=1 Q’=0. • Compuerta 1:• S= 1; Q=1 • Q’=0.• Como estaba en 0 FF queda en un estado estable y

no hay mas cambios. ( estado set).



Flip-Flop SR o SC (III)

• Nuestro estado actual es: S=1, R=0, Q=1 y Q’=0.

• Al cambiar la entrada S de 1 a 0, la salida de la compuerta 1 (Q’) deberá dar un 0. Como ya está en 0 esto no produce ningún otro cambio.

• Estando ahora en S=1, R=0, Q=1 y Q’=0, si nuevamente colocamos en 1 la entrada S, la compuerta 1 responderá a las entradas 1 y 0 con un 0. Como la salida (Q’) está en 0, no habrá cambios.

• Para finalizar, estando en S=1, R=0, Q=1 y Q’= 0, s i nuevamente colocamos la entrada S en 0, no se efectuará ningún cambio en el estado del FF.



Flip-Flop SR o SC (IV)

• Podemos resumir el comportamiento para el FF cuando aplicamos un pulso en S (subir a 1 y bajar a 0 nuevamente ) de la siguiente manera:

• Estando el FF en 0 (Qn= 0) si aplicamos un pulso en S el estado futuro será 1 (Qn+1 = 1).

• Estando el FF en 1 (Qn= 1) si aplicamos un pulso en S el estado futuro será 1 (Qn+1 = 1).

• Con esto podemos decir que si aplicamos un pulso en S, independientemente del estado actual, (Qn) el estado futuro será 1 (Qn+1 = 1)




• A continuación se presenta la tabla de funcionamien to (tabla de estados de verdad) de este biestable:

?111

?011

1101

1001

0110

0010

1100

0000

Qt+1QtCS



Flip-Flop SR o SC (V)• Supongamos: S=0, R=0, Q=1 y Q’= 0.• Si en un momento determinado cambiamos la

entrada R de 0 a 1, la salida de la compuerta 2 (Q) cambiará de 1 a 0. Como esta salida es también una de las entradas de la compuerta 1, al haber un 0 y un 0 como entrada, su salida (Q’) pasará de 0 a 1.

• Como antes, ahora la salida de la compuerta 1 (Q’) es una de las entradas de la compuerta 2. Como hubo un cambio de 0 a 1 debemos ver que efecto tiene esto en la salida de la compuerta 2.

• Las entradas son 1 y 1 a lo que la compuerta NOR responderá con un 0 a la salida (Q).

• Como estaba en 0, el FF queda en un estado estable y no hay mas cambios. ( estado clear )



Flip-Flop SR o SC (V)• Nuestro estado actual es: S=0, R=1, Q=0 y Q’=1.• Al cambiar la entrada R de 1 a 0, la salida de la

compuerta 2 (Q) deberá dar un 0. Como ya está en 0 esto no produce ningún otro cambio.

• Estando ahora en S=0, R=0, Q=0 y Q’=1, si nuevament e colocamos en 1 la entrada R, la compuerta 2 responderá a las entradas 1 y 0 con un 0. Como la salida (Q) está en 0, no habrá cambios.

• Para finalizar, estando en S=0, R=1, Q=0 y =1, si nuevamente colocamos la entrada R en 0, no se efectuará ningún cambio en el estado del FF. ( estad o clear )



Flip-Flop SR o SC (V)•• Podemos resumir el comportamiento para el FF cuando

aplicamos un pulso en R (subir a 1 y bajar a 0 nuevamente ) de la siguiente manera:

• Estando el FF en 0 (Qn= 0) si aplicamos un pulso en R el estado futuro será 0 (Qn+1 = 0).

• Estando el FF en 0 (Qn= 1) si aplicamos un pulso en R el estado futuro será 0 (Qn+1 = 0).

• Con esto podemos decir que si aplicamos un pulso en R, independientemente del estado actual, (Qn) el es tado futuro será 0 (Qn+1 = 0)





?111

?011

1101

1001

0110

0010

1100

0000

Qt+1QtRS



Flip-Flop SR o SC (VI)• Podemos resumir el comportamiento para el FF

cuando mantenemos S y R iguales a 0 de la siguiente manera:

• Estando el FF en 0 (Qn= 0) si mantenemos S y R iguales, el estado futuro será 0 (Qn+1 = 0)

• Estando el FF en 0 (Qn= 1) si mantenemos S y R iguales, el estado futuro será 1 (Qn+1 = 1)

• Con esto podemos decir que si mantenemos S y R iguales a 0, el estado futuro será igual al estado presente futuro, Qn = Qn+1





?111

?011

1101

1001

0110

0010

1100

0000

Qt+1QtRS



Representación de Flip-Flop SR o SC Tabla de verdad : muestra el comportamiento del estadofuturo en función de las entradas y el estado presente. Se utiliza para obtener la ecuación característica.• Tabla característica : también muestra el comportamiento del estado futuro pero de una manera mas compacta que la tabla de verdad.• Ecuación característica : es otra forma de describir elcomportamiento del estado futuro, pero a menudo mas útil durante el análisis de circuito porque puede ser utilizada como parte de una expresión booleana.• Tabla de excitación : se obtiene de la ecuación característica. Muestra las entradas que se necesitan para pasar de un estado a otro. Se utilizan en la síntesis de circuitos secuenciales.



Representaciones de Flip-Flop SR o SC

Tablas de estado de verdad





?111

?011

1101

1001

0110

0010

1100

0000

Qt+1QtCS



Flip-Flop SR: Tabla de excitación Consiste en definir qué valor debe ingresarse por las entradas del biestable para que un cierto cambio de estados sea posible,

Se utilizan en la síntesis de circuitos secuenciales.

:

Observando la tabla de funcionamiento se verifica que hay dos situaciones en que se verifica este cambio de estado: en ambos casos por R ingresa un 0 y por S puede ingresar 1 o 0. Esto implica que independientemente del valor de S (x) por R debe ingresar un 0

x011

Observando la tabla de funcionamiento se verifica que hay una sola situación en que se verifica este cambio de estado: Cuando por R ingresa un 1 y por S ingresa un 0

0101

Observando la tabla de funcionamiento se verifica que hay una sola situación en que se verifica este cambio de estado: Cuando por R ingresa un 0 y por S ingresa un 1

1010

Observando la tabla de funcionamiento hay dos situaciones en que se verifica este cambio de estado: en ambos casos por S ingresa un 0 y por R puede ingresar 1 o 0. Esto implica que independientemente del valor de R (x) por S debe ingresar un 0

0x00

ExplicaciónSRQt+1Qt



Flip-Flop SR o SC (VII)• Supongamos: S=0, C=0, Q=0 y Q’=1.• Si en un momento determinado cambiamos la entrada S de 0 a

1, como se vio al comienzo, la salida de la compuer ta 1 (Q’) cambiará de 1 a 0 quedando en un estado estable y no hay mas cambios.

• Estando ahora en S=1, C=0, Q=1 y Q’=0, si colocamos en 1 la entrada C, la compuerta 2 responderá a las entradas 1 y 1 con un 0, y la salida (Q) cambiará de 1 a 0. Note que am bas salidas Q y Q’ son ahora ambas iguales a 0, y aunque funcional mente esto está bien, hay una contradicción con el tener una sa lida como el complemento de la otra.

• Estando ahora en S=1, C=1, Q=0 y Q’=0, podemos hace r tres cosas:

• 1. Bajar S a cero, esperar que el FF se coloque en un estado estable y luego bajar C a cero.

• 2. Bajar C a cero, esperar que el FF se coloque en un estado estable y luego bajar S a cero.

• 3. Bajar S y C a cero simultáneamente.



Flip-Flop SR o SC (VII)• Estando ahora en S=1, C=1, Q=0 y Q’=0, podemos hace r tres

cosas:• 1. Bajar S a cero, esperar que el FF se coloque en un estado

estable y luego bajar C a cero.• 2. Bajar C a cero, esperar que el FF se coloque en un estado

estable y luego bajar S a cero.• 3. Bajar S y C a cero simultáneamente.



Forma de onda de una señal de reloj

• En general, se necesita una forma de ordenar los diferentes eventos queproducen cambios de estados. • Para esto se usan relojes: Un “reloj” (clock) es un circuito capaz de producirseñales eléctricas de oscilantes, con una frecuencia uniforme.•Esta señal es una serie de pulsos rectangulares o cuadrados y se distribuye a todas las partes del sistema. •Algunas de sus salidas cambian de estado sólo cuando la señal de reloj haceuna transición.• Cuando la señal de reloj cambia de 0 a 1, se le denomina Flanco de Subidao Positivo, cuando pasa de 1 a 0 se le conoce como Flanco de Bajada o Negativo.



Forma de onda de una señal de reloj

•Señal de sincronismo de reloj: para lograr una sincroni zacioncontrolada de los circuitos de logica secuencial.

•Cada flip-flop se sincroniza a si mismo al aceptar cambi os de susentradas solo en instantes determinados



Señal de relojFrecuencia de la señal de reloj: a la inversa de su periodo o ciclo.

Ej.: Periodo de 25 ns./ciclo-> la frecuencia = 1/25 ciclos/ns, o sea

40 millones de ciclos por segundo o 40 MHz. (1ns= 10-9 seg).

Si los estados de un circuito son sensibles a la se cuencia temporal de las señales de entrada-> variación tran sitoria de los estados y deriva en mal funcionamiento

Señal de sincronismo: permite la eliminación de rie sgos por medio de la creación de circuito biestable sincrónic o.



Prefijos Normalizados para la denominación de períodos y frecuencias

• For computer memory, 1K = 2 10 = 1024. For everything else, like clock speeds, 1K = 1000, and likewise for 1M, 1G, etc.



Circuito S-R sincrónico

• R y S ya no pueden cambiar el estado del circuito ha sta que no reciba un nivel alto en CLK. Si los cambios en R y S se producen mien tras la señal de reloj estáen su estado 0 (bajo) el estado del flip flop no se m odifica.•Sólo cuando la señal de reloj pase a 1 los nuevos es tados de R y S, estables, se almacenarán en el flip flop.



Circuito D-FLIP-FLOP•Desventaja del flip_flop R-S : para almacenar un 1 o un 0, hace falta aplicar un 1 a una de dos entradas diferentes y un 0 a la otra (según el valor que se desea almacenar). •Alternativa: aplicar un 1 o un 0 a una única entrada, lleva a a un flip flop D.•Se obtiene conectando las entradas R y S entre ellas a través de un circuito inversor. • Cuando se activa la señal de reloj, el valor de D queda almacenado en el flip flop. •Desventaja: En situaciones en que existen realimentaciones desde las salidas hacia la entrada, a través de otros circuitos, el flip-flop puede cambiar de estado mas de 1 vez en un ciclo de reloj.



Clocked D Flip-Flop

• El flip-flop D, sincronizado, llamado latch , presenta un problema potencial. Como solución: se suele cortar el lazo d e realimentación a través de otra estructura .

El flip-flop Master-Slave soluciona este problema.

C: representa la señal de sincronismo



Master-Slave Flip-Flop

•Cuando se utiliza un biestable en situaciones en las que existe realimentación desde la salida hacia la entrada a través de otros circuitos, esta realimentación puede provocar que el flip flop cambie sus estado más de una vez en un ciclo de reloj.



Master-Slave Flip-Flop

•Un flip flop maestro-esclavo se construye con dos FF.• Durante la subida del pulso de reloj se habilita el mae stro y se deshabilita el esclavo. La información de entrad a estransmitida hacia el FF maestro. •Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo que evita que lo afecten las entradas externas y se habilita el esclavo que pasa al mismo estado del maestro. •El comportamiento del flip-flop maestro- esclavo hace q uelos cambios de estado coincidan con la transición del flanco negativo del pulso.



Flip-Flop J-K-

•Además de los anteriores son muy comunes los flip- flops J-K

•El flip-flops J-K se comporta en forma similar al flip-flop S-R excepto porque cuando las dos entradas valen simultáneamente 1, el circuito conmuta el estado anterior de su salida.



Resumen de Flip-Flop



RegistrosUn flip-flop D almacena un único bit de información. Un grupo de N bits, que forman una palabra puede almacenarse en N flip-flops D organizados. Esta disposición se conoce como registr o.

Representación abstracta de un registro de 4 bits.



Registro de cuatro bits• La información de las entradas Di se carga en el registro cuando las señales de Escritura y Habilitación están en su estado alto, en forma sincronizada con la señal de reloj. Los contenidos del registro pueden leerse en las salidas Q i solo si la línea de habilitación esta en su estado alto. •Si la línea esta en su estado bajo los buffers de tres estados ubicados a la salida se encuentran eléctricamente desconectados. •Algunos registros típicos son: Contadores, Decontadores, de desplazamiento.

•



Contador de Modulo-8 • Un contador es un tipo distinto de registro, en el que los patrones binarios de salida recorren en secuencia un cierto rango de números binarios



Contador de Modulo-8 • El ej. recorre la secuencia binaria 000,001,010,011,100,101,110 y 111, repitiendo luego la operación.

•Se utilizan 3 flip-flop J-K en modo T, y cada entrada de reloj se conecta a través de una compuerta Y con la salida Q de la etapa anterior, lo que divide la frecuencia de reloj a la mitad en cada caso.

•Como resultado se tiene una cadena de flip flop opera ndo a velocidades que difieren en potencias de 2, correspondientes a la secuencia de patrones binarios que va de 000 a 111.

•El agregado de la línea asincrónica RESET, de funcionam iento activo en estado bajo, que lleva el contador 000 en forma ind ependiente de los estados del reloj o de la línea de habilitación.

•Este diseño se puede extender a tamaños mayores debi do a que no se lo trata como una maquina de estados con propósitos de diseño en las que se enumeran todos los estados. Es una maquina de estado s finitos.

Unidad 3: Circuitos digitales. - Facultad de Ciencias ... 3_parte 2_2011.pdf · decisiones se...

Documents

Transcript of Unidad 3: Circuitos digitales. - Facultad de Ciencias ... 3_parte 2_2011.pdf · decisiones se...