UltraScale FPGA Transceivers Wizard v1 - Xilinx...UltraScale FPGA Transceivers Wizard v1.5 LogiCORE...

UltraScale FPGA Transceivers Wizard v1.5

LogiCORE IP 製品ガイド

Vivado Design Suite

PG182 2015 年 2 月 23 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

UltraScale FPGAs Transceivers Wizard v1.5 japan.xilinx.com 2PG182 2015 年 2 月 23 日

目次

第 1章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2章 : 製品仕様Wizard IP の基本概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 3章 : コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46リセットコントローラーヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47トランスミッターのユーザークロッキングネットワークヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51レシーバーユーザークロッキングネットワークヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53ユーザーデータ幅サイズ変更ヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56トランスミッターバッファーバイパスコントローラーヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57レシーバーバッファーバイパスコントローラーヘルパーブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58トランシーバーコモンプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

第 4章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

第 5章 : サンプルデザインサンプルデザインの目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80階層および構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81リンクステータスおよび初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84VIO コアインスタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87便利な機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88サンプルデザインの変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89サンプルデザインの制限事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

第 6章 : テストベンチサンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91シミュレーションの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

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付録 A : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94旧バージョンからのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94従来のデバイスファミリからの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

付録 B : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95Vivado ラボツール. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

付録 C : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

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UltraScale FPGAs Transceivers Wizard v1.5 japan.xilinx.com 4PG182 2015 年 2 月 23 日 Production 製品仕様

はじめに

UltraScale™ FPGAs Transceivers Wizard は、 1 つ以上のシリアルトランシーバーを簡単な方法で強力に設定できる IP コアです。各種の業界標準規格をサポートしたプリセット設定を選択することも、すべてのパラメーターをユーザーが指定することもできます。 UltraScale FPGAs Transceivers Wizard は非常に柔軟性が高く、トランシーバー、設定したオプション、任意に有効化したポートを持つカスタマイズした IP コアを生成します。また、一般的な機能をシンプルにする各種ヘルパーブロックもオプションで含めることができます。さらに、 UltraScale FPGAs Transceivers Wizard で生成されるサンプルデザインを利用すると、シミュレーションおよびハードウェア環境でのデモが容易になります。

機能

• 業界標準規格に対応したトランシーバー設定をプリセットとして用意

• シンプルで直感的な機能選択フロー

• トランシーバーのパラメーターを自動で設定

• 性能を最適化する高度なオプション

• トランシーバーサイトおよび基準クロックの選択インターフェイス

• トランシーバーの一般的な使用法から複雑な使用法までをシンプルにするヘルパーブロック

• 任意のトランシーバーポートをオプションで外部へ引き出すことが可能

• 設定可能な PRBS ジェネレーター/チェッカーおよびリンクステータスインジケーターを含むサンプルデザインにより、シミュレーションおよびハードウェア環境で機能デモが可能

• 各ヘルパーブロックはコア内またはサンプルデザインに配置可能 (前者は簡単に利用でき、後者はユーザーによるカスタマイズが可能)

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)Kintex® UltraScale FPGAVirtex® UltraScale FPGA

サポートされる

ユーザーインターフェイス

該当なし

リソース表 2-2 を参照

コアに含まれるもの

デザインファイル RTL

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイル XDC

シミュレーションモデル

SecureIP トランシーバーシミュレーションモデルを含むソース HDL

サポートされるソフトウェアドライバー

なし

テスト済みデザインフロー

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照してください。

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+noteshttp://japan.xilinx.com/supporthttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG182&Title=UltraScale%20FPGA%20Transceivers%20Wizard%20v1.5%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.5&docPage=4


第 1章

概要UltraScale™ FPGAs Transceivers Wizard (以降、「Wizard IP」とも呼ぶ) は、ザイリンクス UltraScale FPGA の 1 つ以上のシリアルトランシーバーを簡単な方法で設定および使用できるようにする IP コアです。コアの詳細は、第 2 章「製品仕様」を参照してください。

この製品ガイドでは、この Wizard IP コアについて説明します。シリアルトランシーバーの動作および使用法の詳細は、『UltraScale アーキテクチャ GTH トランシーバー Advance 仕様ユーザーガイド』 (UG576) [参照 1] または『UltraScaleアーキテクチャ GTY トランシーバー Advance 仕様ユーザーガイド』 (UG578) [参照 2] を参照してください。

機能概要Wizard IP には次に示す機能があります。

• 抽象度の高い Vivado 統合設計環境 (IDE) によるカスタマイズフロー。ここでの選択に基づき、サポートされるトランシーバー機能が設定され、プリミティブのパラメーターが自動で設定

• 業界標準規格をターゲットとした各種トランシーバー設定をプリセットとして選択可能

• トランシーバーの性能を最適化する高度な設定オプション

• トランシーバーサイト、基準クロック、リカバリクロックの選択インターフェイスにより、クロック配線の制約を満たしながら 1 つ以上のトランシーバーチャネルを有効化可能

• カンマ検出およびアライメント、チャネルボンディング、クロック補正、バッファー制御、高度なクロッキング、一部のプロトコル固有機能に関するオプション機能のコンフィギュレーションインターフェイス

• トランシーバーの一般的な使用法から複雑な使用法までをシンプルにするヘルパーブロック。各ヘルパーブロックは、コアに含めるかコアの外部に含めるかを選択可能

° コア外部のサンプルデザインに含めたヘルパーブロックは、ユーザーによるカスタマイズが可能

• 有効にしたトランシーバーのコモンプリミティブはコアまたはサンプルデザインのどちらにも含めることができ、複数コアでのリソース共有が簡単になるように接続

• トランシーバープリミティブの任意のポートをコア最上位のポートとして引き出せるインターフェイス

• 設定可能な PRBS (擬似ランダムバイナリシーケンス) データジェネレーター /チェッカー、リンクステータスインジケーターロジックを含む合成可能なサンプルデザインにより、シミュレーションおよびハードウェア環境でのコアとトランシーバーのデモが簡単に実行可能

° サンプルデザインの PRBS ロックをループバックでモニターし、リンクステータスの結果を表示するシミュレーションテストベンチ

° 基本的なサンプルデザインのハードウェアブリングアップおよび主要なデバッグ信号のプローブを簡略化する VIO (Virtual Input/Output) コアインスタンス

° 差動基準クロックバッファーのインスタンシエートと接続、チャネル単位のベクタースライシングなどの便利な機能

• 選択したコンフィギュレーションに応じたタイミング、ロケーション、およびその他の制約を含む、コアレベルおよびサンプルデザインレベルのザイリンクスデザイン制約 (XDC) ファイル

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG182&Title=UltraScale%20FPGA%20Transceivers%20Wizard%20v1.5%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.5&docPage=5


第 1 章 :概要

アプリケーションUltraScale FPGAs Transceivers Wizard は、ザイリンクス UltraScale FPGA の 1 つ以上のシリアルトランシーバーを設定および使用する方法としてサポートされています。

ライセンスおよび注文情報このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCOREIP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

http://japan.xilinx.comhttp://japan.xilinx.com/ise/license/license_agreement.htmhttp://japan.xilinx.com/products/intellectual-property/index.htmhttp://japan.xilinx.com/company/contact/index.htmhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG182&Title=UltraScale%20FPGA%20Transceivers%20Wizard%20v1.5%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.5&docPage=6


第 2章

製品仕様UltraScale™ FPGAs Transceivers Wizard コアは、ザイリンクス UltraScale FPGA の 1 つ以上のシリアルトランシーバーを設定および使用する方法としてサポートされています。この Wizard IP は個々のアプリケーションに合わせてプリミティブのパラメーターを自動的に設定するだけでなく、ポート有効化やヘルパーブロックなどシリアルトランシーバーの利用をシンプルにする便利な機能を各種備えています。この章では、これらの概念および技術仕様について説明します。

Wizard IP の基本概念トランシーバープリミティブ。基本的に、 Wizard IP は 1 つ以上のシリアルトランシーバープリミティブをインスタンシエート、設定、接続し、これらリソースに対する簡略化したユーザーインターフェイスを提供します。このコアインスタンスは、 Vivado® 統合設計環境 (IDE) でのカスタマイズによって決定した HDL パラメーター値に基づいてチャネルプリミティブとコモンプリミティブを設定します。

トランシーバー設定のプリセット。業界標準規格をターゲットとしたトランシーバー設定がプリセットとして定義されており、 Vivado IDE でのカスタマイズ時に選択できます。これらのプリセット設定は、個々のアプリケーションに合わせてさらにカスタマイズできます。

オプションポートの有効化。ザイリンクスのシリアルトランシーバープリミティブには多くのポートがありますが、通常、 1 つの使用モードで必要なのはそのごく一部です。ユーザーインターフェイスをコンパクトにするため、デフォルトではカスタマイズしたコアに必要と判断されたポートのみが外部に引き出されますが、この Wizard IP のオプションポート有効化インターフェイスを利用すると、トランシーバープリミティブのすべてのポートにアクセスできます。

ヘルパーブロック。このウィザードでは、ヘルパーブロックと呼ばれるオプションのモジュールを利用できます。ヘルパーブロックは、トランシーバーを使用する際に必要となる一般的または複雑な手順 (シーケンス) を抽象化または自動化します。各ヘルパーブロックはコアの内部に含めることも、コア外部のサンプルデザインに含めてユーザーが変更を加えることも可能です。このリリースのヘルパーブロックには、次のものがあります。

• リセットコントローラー。トランシーバーのリセットシーケンスを制御および抽象化します。

• トランスミッターユーザークロッキングネットワーク。トランスミッターユーザークロッキングネットワークを駆動するためのリソースが含まれます。

• レシーバーユーザークロッキングネットワーク。レシーバーユーザークロッキングネットワークを駆動するためのリソースが含まれます。

• ユーザーデータ幅サイズ変更。トランスミッターおよびレシーバーのデータベクターのサイズを指定したユーザー幅に変更します。

• トランスミッターバッファーバイパスコントローラー。必要に応じて、トランスミッターバッファーバイパスシーケンスを制御および抽象化します。

• レシーバーバッファーバイパスコントローラー。必要に応じて、レシーバーバッファーバイパスシーケンスを制御および抽象化します。



第 2 章 :製品仕様

この Wizard IP はシリアルトランシーバーを簡単に利用できるようにすることを目的としています。ただし、トランシーバーの動作、使用方法、制約は十分に理解しておく必要があります。詳細は、『UltraScale アーキテクチャ GTHトランシーバー Advance 仕様ユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバー Advance 仕様ユーザーガイド』 (UG578) [参照 2] を参照してください。

Wizard IP の基本概念をコア階層に当てはめたものを図 2-1 に示します。

トランシーバーのチャネルプリミティブとコモンプリミティブは、それぞれトランシーバーチャネルラッパーモジュールとトランシーバーコモンラッパーモジュールによってインスタンシエートされます。これらのトランシーバープリミティブは、1 つまたは複数のラッパーモジュールを使用してアプリケーションで必要なだけインスタンシエートできます。ラッパーモジュールは、IP カスタマイズ時に選択した値、または選択したトランシーバープリセット設定に基づいて、それぞれのトランシーバープリミティブに適切なパラメーター値を適用します。これらのラッパーを含め、このコア階層はユーザーによる変更を加えることができません。

ユーザーインターフェイスをコンパクトにするため、デフォルトでは選択した設定で必要と判断されたトランシーバープリミティブポートのみが Wizard IP のコアレベルポートとして外部に引き出されます。入力ベクター A は、1つまたは複数のトランシーバーチャネルプリミティブの対応する入力ポートを駆動する有効化したコアポートを表します。同様に、出力ベクター A' は 1 つまたは複数のトランシーバーコモンプリミティブの対応する出力ポートによって駆動されます。ユーザーの必要とするポートがデフォルトで有効になっていない場合、 IP カスタマイズ時にポートを個別に有効化でき、最大限の柔軟性が確保されます。

X-Ref Target - Figure 2-1

図 2‐1 : Wizard IP コアのブロック図




は、コア境界から外部に引き出されていないトランシーバープリミティブ入力ポートは、 Vivado Design Suite IP コアラッパー内でコアのカスタマイズ内容に応じた適切な固定値に接続されます。ネット B は 1 つまたは複数のトランシーバーチャネルプリミティブの入力ポートで、コアポートとして有効化されていないものを表します。これはWizard IP によって自動的に Low に接続されます。同様に、ネット B' はトランシーバーコモンプリミティブの入力ポートで、 High に接続されます。

Wizard IP には、トランシーバーの一般的な使用法から複雑な使用法までをシンプルにするオプションのヘルパーブロックがあります。各ヘルパーブロックはコア内部またはユーザー変更が可能なサンプルデザインに含めることができます。ベクター C は、オプションのヘルパーブロックをコア内部に含めた場合のシンプルなユーザーインターフェイスを表します。ネット D は、これらヘルパーブロックとトランシーバーチャネル/コモンプリミティブを接続する、より複雑なインターフェイスを表します。

パフォーマンスWizard IP は、インスタンシエートするトランシーバープリミティブのパフォーマンス特性に従って動作します。

最大周波数

各デバイスのシリアルトランシーバーのスイッチ特性およびシリアルトランシーバーユーザークロックのスイッチ特性は、『Kintex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS892) [参照 3] および『Virtex UltraScale アーキテクチャデータシート : DC 特性および AC スイッチ特性』 (DS893) [参照 4] を参照してください。トランシーバーとコアを正しく動作させるには、これらデータシートに記載された周波数の範囲に従う必要があります。

重要 : リセットコントローラーヘルパーブロックがトランシーバープリミティブをリセットするには、フリーランニングクロック入力 gtwiz_reset_clk_freerun_in が必要です。エンジニアリングサンプル (ES1 または ES2) デバイスをターゲットとした GTH トランシーバーコアの設定で CPLL を使用する場合、 drpclk_in ポートの各ビットもこのクロックで駆動する必要があります。表 2-1 に示すように、このクロックの最大周波数は 200MHz またはトランシーバーチャネルの最も低速なユーザークロック周波数のどちらか低い方までとします。フリーランニングクロックの正確な周波数は IP カスタマイズ時に指定します。詳細は、第 4 章「コアのカスタマイズおよび生成」を参照してください。このフリーランニングクロックを、ユーザークロックまたはそのソースから生成することはできません。

その他のパフォーマンス特性

トランシーバープリミティブのその他のパフォーマンス特性は、『UltraScale アーキテクチャ GTH トランシーバーAdvance 仕様ユーザーガイド』 (UG576) [参照 1] または『UltraScale アーキテクチャ GTY トランシーバー Advance 仕様ユーザーガイド』 (UG578) [参照 2] を参照してください。

表 2‐1 : フリーランニングクロックの最大周波数

トランシーバーユーザークロック周波数の関係 gtwiz_reset_clk_freerun_in の最大周波数

FRXUSRCLK2 FTXUSRCLK2 200MHz または FRXUSRCLK2 の低い方

FRXUSRCLK2 > FTXUSRCLK2 200MHz または FTXUSRCLK2 の低い方




リソース使用量Wizard IP の基本的な HDL は非常に構造化されており、トランシーバープリミティブのインスタンシエートおよび接続に使用するデバイスリソース量はごくわずかです。エンジニアリングサンプル (ES1 または ES2) デバイスをターゲットにした GTH トランシーバーの設定において、トランスミッター PLL タイプ、レシーバー PLL タイプ、または選択可能な TXOUTCLK 周波数のソースとして CPLL を使用している場合は、 CPLL キャリブレーションロジックが追加されます。この設定では、有効化した各トランシーバーチャネルにつき 1 つの BUFG_GT と約 295 個の LUT、280 個のフリップフロップが使用されます。

表 2-2 に、オプションのヘルパーブロックのデバイスリソース使用量を示します。これらのリソースは、各ヘルパーブロックを有効にしてコア内部で使用するか、それ以外の方法でデザインに含めた場合のみ消費されます。ここに示したリソース量はヘルパーブロック 1 インスタンス当たりのものです。ただしヘルパーブロックを有効にした構成のほとんどはインスタンスを 1 つしか使用しません。

必要なリソース量は合成後レポートから求めた値であり、インプリメンテーション時に変化する可能性があります。

表 2‐2 : ヘルパーブロックのリソース使用量

ヘルパーブロックデバイスリソース(ヘルパーブロック 1 インスタンス当たり )

タイプコンフィギュレーション LUT フリップフロップ

クロックバッファー

リセットコントローラーすべての場合 92 175 0(1)

トランスミッターユーザークロッキングネットワーク

FTXUSRCLK = FTXUSRCLK2 0 1 1 (BUFG_GT)

FTXUSRCLK ≠ FTXUSRCLK2 0 1 2 (BUFG_GT)

レシーバーユーザークロッキングネットワーク

FRXUSRCLK = FRXUSRCLK2 0 1 1 (BUFG_GT)

FRXUSRCLK ≠ FRXUSRCLK2 0 1 2 (BUFG_GT)

トランスミッターバッファーバイパスコントローラー

シングルレーン 8 25 0

マルチレーン



ポートの説明Wizard IP では、インスタンシエートされるトランシーバープリミティブのポートに必要に応じてアクセスできます。また、コアインスタンスに含めたヘルパーブロックを利用するためのユーザーインターフェイスも提供されます。このため、 Wizard IP のユーザーインターフェイスはカスタマイズの内容によって大きく異なります。

インターフェイスをコンパクトにするため、選択したカスタマイズ内容で必要と判断されたトランシーバープリミティブポートのみが Wizard IP のコアレベルポートとして外部に引き出されます。それ以外のポートにアクセスする必要がある場合は、 IP カスタマイズ時に柔軟なオプションポート有効化インターフェイスを使用してポートを個別に有効にできます。オプションポート有効化の詳細は、第 4 章「コアのカスタマイズおよび生成」を参照してください。

ヘルパーブロックの有無およびその位置もコアのユーザーインターフェイスに影響します。ヘルパーブロックを有効にしてコア内に含めた場合、ヘルパーブロックが接続するトランシーバープリミティブポートではなく、コア境界のシンプルなユーザーインターフェイスを利用できます。ヘルパーブロックをサンプルデザインに含めた場合は、コア境界ではヘルパーブロックが接続するトランシーバープリミティブの複雑なポートが有効化されます。有効化されるコアのポートがヘルパーブロックの配置によってどのように変化するかを図 2-2 に示します。

X-Ref Target - Figure 2-2

図 2‐2 : ヘルパーブロックの配置と有効化されるポートの関係




リセットコントローラーヘルパーブロックのポートリセットコントローラーヘルパーブロックにはユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスを利用すると、トランシーバーのリセットシーケンスを簡単な方法で開始してその完了を監視できます。トランシーバーインターフェイスは、各種トランシーバープリミティブのリセットシーケンスの制御に必要な信号を実装します。

リセットコントローラーヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_reset_ で識別されます。リセットコントローラーヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-3 に示すリセットコントローラーヘルパーブロックのユーザーインターフェイスポートは、リセットコントローラーヘルパーブロックをコアに含めた設定の場合、 Wizard IP のコアインスタンスに存在します。これらのポートはヘルパーブロック自体にも存在し、ヘルパーブロックをサンプルデザインに含めた場合は直接アクセスできます。

表 2‐3 : リセットコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置)

名前方向幅クロックドメイン説明

gtwiz_reset_clk_freerun_in 入力 1 トランシーバープリミティブをリセットするためのフリーランニングクロックです。デバイスコンフィギュレーションの前にトグルを開始しておく必要があります。最大周波数についての説明は、 9 ページの「パフォーマンス」を参照してください。

gtwiz_reset_all_in 入力 1 非同期トランシーバープリミティブの PLL (位相ロックループ) およびアクティブなデータ方向をリセットするためのユーザー信号です。このアクティブHigh 信号を gtwiz_reset_clk_freerun_in のクロック 1 周期以上非同期にパルスすると、このプロセスが初期化されます。

gtwiz_reset_tx_pll_and_datapath_in 入力 1 非同期トランシーバープリミティブの送信データ方向および関連する PLL をリセットするためのユーザー信号です。このアクティブ High 信号を gtwiz_reset_clk_freerun_in のクロック 1 周期以上非同期にパルスすると、このプロセスが初期化されます。

gtwiz_reset_tx_datapath_in 入力 1 非同期トランシーバープリミティブの送信データ方向をリセットするためのユーザー信号です。このアクティブ High 信号を gtwiz_reset_clk_freerun_in のクロック 1 周期以上非同期にパルスすると、このプロセスが初期化されます。

gtwiz_reset_rx_pll_and_datapath_in 入力 1 非同期トランシーバープリミティブの受信データ方向および関連する PLL をリセットするためのユーザー信号です。このアクティブ High 信号を gtwiz_reset_clk_freerun_in のクロック 1 周期以上非同期にパルスすると、このプロセスが初期化されます。




gtwiz_reset_rx_datapath_in 入力 1 非同期トランシーバープリミティブの受信データ方向をリセットするためのユーザー信号です。このアクティブ High 信号を gtwiz_reset_clk_freerun_in のクロック 1 周期以上非同期にパルスすると、このプロセスが初期化されます。

gtwiz_reset_rx_cdr_stable_out 出力 1 gtwiz_reset_clk_freerun_in

トランシーバープリミティブの CDR (クロックデータリカバリ ) 回路が安定したことを示すアクティブ High の信号です。予約のため、使用しないでください。

gtwiz_reset_qpll0lock_in 入力 1 * (コモン数) 非同期 QPLL0 ロック信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLL タイプに QPLL0 を使用した場合に存在します。

gtwiz_reset_qpll1lock_in 入力 1 * (コモン数) 非同期 QPLL1 ロック信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLL タイプに QPLL1 を使用した場合に存在します。

gtwiz_reset_tx_done_out 出力 1 TX マスターチャネルの

TXUSRCLK2

トランシーバープリミティブのトランスミッターリセットシーケンスが完了したことを示すアクティブ High の信号です。

gtwiz_reset_rx_done_out 出力 1 RX マスターチャネルの

RXUSRCLK2

トランシーバープリミティブのレシーバーリセットシーケンスが完了したことを示すアクティブ High の信号です。

gtwiz_reset_qpll0reset_out 出力 1 * (コモン数) gtwiz_reset_clk_freerun_in

QPLL0 リセット信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLL タイプに QPLL0 を使用した場合に存在します。

gtwiz_reset_qpll1reset_out 出力 1 * (コモン数) gtwiz_reset_clk_freerun_in

QPLL1 リセット信号です。トランシーバーコモンをサンプルデザインに配置し、トランスミッターまたはレシーバーの PLL タイプに QPLL1 を使用した場合に存在します。

表 2‐3 : リセットコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置) (続き)





表 2-4 に示すリセットコントローラーヘルパーブロックのユーザーインターフェイスポートは、リセットコントローラーヘルパーブロックをサンプルデザインに含めた設定の場合、コアインスタンスに存在します。

表 2-5 に示すリセットコントローラーヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はリセットコントローラーヘルパーブロック自体に存在します。

表 2-6 に示すリセットコントローラーヘルパーブロックのトランシーバーインターフェイスポートは、リセットコントローラーヘルパーブロックをトランシーバープリミティブに接続します。これらの接続は、このヘルパーブロックをコア内に含めた場合は内部接続となり、ヘルパーブロック出力によって駆動されるトランシーバープリミティブ入力はコアインスタンスのオプションポートとして有効化できません。これに対し、このヘルパーブロックをサンプルデザインに含めた場合はコア境界をまたいだ接続となり、ヘルパーブロックに接続するトランシーバープリミティブポートは必然的に有効化されます。

表 2‐4 : リセットコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)

名前方向幅クロックドメイン

説明

gtwiz_reset_tx_done_in 入力 1 非同期トランスミッターリセットシーケンスが正常に完了後、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。リセットコントローラーヘルパーブロックはデフォルトでこのポートを駆動します。

gtwiz_reset_rx_done_in 入力 1 非同期レシーバーリセットシーケンスが正常に完了後、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。リセットコントローラーヘルパーブロックはデフォルトでこのポートを駆動します。

表 2‐5 : リセットコントローラーヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_reset_userclk_tx_active_in 入力 1 非同期トランシーバープリミティブを駆動する TXUSRCLKおよび TXUSRCLK2 信号がアクティブになり安定すると、トランスミッターリセットシーケンスを完了するためにこのアクティブ High ポートをアサートする必要があります。トランスミッターのユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。

gtwiz_reset_userclk_rx_active_in 入力 1 非同期トランシーバープリミティブを駆動する RXUSRCLKおよび RXUSRCLK2 信号がアクティブになり安定すると、レシーバーリセットシーケンスを完了するためにこのアクティブ High ポートをアサートする必要があります。レシーバーユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。




表 2‐6 : リセットコントローラーヘルパーブロックのトランシーバーインターフェイスポート


gtpowergood_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての GTPOWERGOOD 信号の論理積 (AND) です。

txusrclk2_in 入力 1 マスタートランシーバーチャネルの TXUSRCLK2 です。

plllock_tx_in 入力 1 非同期トランシーバーチャネルプリミティブの送信データパスにクロックを供給する PLL によって生成されたすべてのロック信号の論理積(AND) です。

txresetdone_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての TXRESETDONE 信号の論理積 (AND) です。

rxusrclk2_in 入力 1 マスタートランシーバーチャネルの RXUSRCLK2 です。

plllock_rx_in 入力 1 非同期トランシーバーチャネルプリミティブの受信データパスにクロックを供給する PLL によって生成されたすべてのロック信号の論理積(AND) です。

rxcdrlock_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての RXCDRLOCK 信号の論理積 (AND) です。

rxresetdone_in 入力 1 非同期トランシーバーチャネルプリミティブによって生成されたすべての RXRESETDONE 信号の論理積 (AND) です。

pllreset_tx_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

トランシーバーチャネルプリミティブの送信データパスにクロックを供給するすべてのPLL のリセットポートにファンアウトするアクティブ High の信号です。

txprogdivreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの TXPROGDIVRESET ポートにファンアウトするアクティブ High 信号です。

gttxreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの GTTXRESET ポートにファンアウトするアクティブ High 信号です。

txuserrdy_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの TXUSERRDY ポートにファンアウトするアクティブ High 信号です。

pllreset_rx_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

トランシーバーチャネルプリミティブの受信データパスにクロックを供給するすべてのPLL のリセットポートにファンアウトするアクティブ High の信号です。

rxprogdivreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの RXPROGDIVRESET ポートにファンアウトするアクティブ High 信号です。




表 2-7 に示すリセットコントローラーヘルパーブロックのポートは固定値に接続する必要があります。デフォルトでは、コアのカスタマイズ内容に応じて適切な固定値に接続されます。

トランスミッターのユーザークロッキングネットワークヘルパーブロックのポートトランスミッターのユーザークロッキングネットワークヘルパーブロックのインターフェイスは 1 つのみで、トランシーバープリミティブからの出力クロックで駆動されるソースクロック入力ポートが 1 つあります。このヘルパーブロックのポートは、接頭辞 gtwiz_userclk_tx_ で識別されます。トランスミッターのユーザークロッキングネットワークヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-8 に示すトランスミッターのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、 Wizard IP のコアインスタンスに存在します。

gtrxreset_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの GTRXRESET ポートにファンアウトするアクティブ High 信号です。

rxuserrdy_out 出力 1 gtwiz_reset_clk_freerun_in (非同期に使用)

すべてのトランシーバーチャネルプリミティブの RXUSERRDY ポートにファンアウトするアクティブ High 信号です。

表 2‐6 : リセットコントローラーヘルパーブロックのトランシーバーインターフェイスポート (続き)


表 2‐7 : リセットコントローラーヘルパーブロックの固定値接続ポート


tx_enabled_tie_in 入力 1 gtwiz_reset_clk_freerun_in High に接続すると、 gtwiz_reset_all_in への応答シーケンスの一部としてトランスミッターリソースがリセットされます。

rx_enabled_tie_in 入力 1 gtwiz_reset_clk_freerun_in High に接続すると、 gtwiz_reset_all_in への応答シーケンスの一部としてレシーバーリソースがリセットされます。

shared_pll_tie_in 入力 1 gtwiz_reset_clk_freerun_in High に接続すると、 gtwiz_reset_all_in への応答シーケンスの一部として共有 PLL が 1 回だけリセットされます。

表 2‐8 : トランスミッターのユーザークロッキングネットワークヘルパーブロックのコアに存在するポート (ヘルパーブロックをコアに配置)


gtwiz_userclk_tx_reset_in 入力 1 非同期ヘルパーブロック内のクロッキングリソースをリセットするためのユーザー信号です。gtwiz_userclk_tx_srcclk_in/out が安定するまでアクティブ High にアサートしておく必要があります。

gtwiz_userclk_tx_srcclk_out 出力 1 TXUSRCLK および TXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。




表 2-9 に示すトランスミッターのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをサンプルデザインに含めた設定の場合、コアインスタンスに存在します。

表 2-10 に示すトランスミッターのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はトランスミッターのユーザークロッキングネットワークヘルパーブロック自体に存在します。

gtwiz_userclk_tx_usrclk_out 出力 1 トランシーバーチャネルプリミティブの TXUSRCLK を駆動します。gtwiz_userclk_tx_srcclk_in/out からのクロックをBUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_tx_usrclk2_out 出力 1 トランシーバーチャネルプリミティブの TXUSRCLK2 を駆動します。gtwiz_userclk_tx_srcclk_in/out からのクロックをBUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_tx_active_out 出力 1 gtwiz_userclk_tx_usrclk2_out

ヘルパーブロック内のクロッキングリソースがリセット状態でないことを示すアクティブHigh の信号です。

表 2‐8 : トランスミッターのユーザークロッキングネットワークヘルパーブロックのコアに存在するポート (ヘルパーブロックをコアに配置) (続き)


表 2‐9 : トランスミッターのユーザークロッキングネットワークヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_tx_active_in 入力 1 非同期トランスミッターのユーザークロッキングネットワークヘルパーブロックによって生成されたクロックがアクティブになったら、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。トランスミッターのユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。

gtwiz_userclk_tx_reset_in 入力 1 非同期このコアポートは、エンジニアリングサンプル (ES1 または ES2) デバイスをターゲットとした GTH トランシーバーの設定で CPLL を使用する場合に存在します。トランスミッターのユーザークロッキングネットワークヘルパーブロックをサンプルデザインに含めた場合、ヘルパーブロックの gtwiz_userclk_tx_reset_in ポートと同じソースで駆動する必要があります。

表 2‐10 : トランスミッターのユーザークロッキングネットワークヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_tx_srcclk_in 入力 1 TXUSRCLK および TXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。




レシーバーのユーザークロッキングネットワークヘルパーブロックのポート

レシーバーのユーザークロッキングネットワークヘルパーブロックのインターフェイスは 1 つのみで、トランシーバープリミティブからの出力クロックで駆動されるソースクロック入力ポートが 1 つあります。このヘルパーブロックのポートは、接頭辞 gtwiz_userclk_rx_ で識別されます。レシーバーのユーザークロッキングネットワークヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-11 に示すレシーバーユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、 Wizard IP のコアインスタンスに存在します。

表 2-12 に示すレシーバーのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをサンプルデザインに含めた設定の場合、コアインスタンスに存在します。

表 2-13 に示すレシーバーのユーザークロッキングネットワークヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はレシーバーユーザークロッキングネットワークヘルパーブロック自体に存在します。

表 2‐11 : レシーバーのユーザークロッキングネットワークヘルパーブロックのコアに存在するポート (ヘルパーブロックをコアに配置)


gtwiz_userclk_rx_reset_in 入力 1 非同期ヘルパーブロック内のクロッキングリソースをリセットするためのユーザー信号です。gtwiz_userclk_rx_srcclk_in/out が安定するまでアクティブ High にアサートしたままにします。

gtwiz_userclk_rx_srcclk_out 出力 1 RXUSRCLK および RXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。

gtwiz_userclk_rx_usrclk_out 出力 1 トランシーバーチャネルプリミティブの RXUSRCLK を駆動します。gtwiz_userclk_rx_srcclk_in/out からのクロックを BUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_rx_usrclk2_out 出力 1 トランシーバーチャネルプリミティブの RXUSRCLK2 を駆動します。gtwiz_userclk_rx_srcclk_in/out からのクロックを BUFG_GT プリミティブによって適切にバッファーおよび分周して生成します。

gtwiz_userclk_rx_active_out 出力 1 gtwiz_userclk_rx_usrclk2_out

ヘルパーブロック内のクロッキングリソースがリセット状態でないことを示すアクティブHigh の信号です。

表 2‐12 : レシーバーのユーザークロッキングネットワークヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_rx_active_in 入力 1 非同期レシーバーユーザークロッキングネットワークヘルパーブロックによって生成されたクロックがアクティブになったら、コア内に含めたほかのヘルパーブロックを動作させるためにこのアクティブ High ポートをアサートする必要があります。レシーバーユーザークロッキングネットワークヘルパーブロックはデフォルトでこのポートを駆動します。




ユーザーデータ幅のサイズ変更ヘルパーブロックのポートユーザーデータ幅のサイズ変更ヘルパーブロックは、トランスミッターユーザーデータインターフェイス用とレシーバーユーザーデータインターフェイス用の 2 つのモジュールで構成されます。どちらのモジュールにもユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスは、ユーザーデータ幅にトランシーバーチャネル数を掛けた単一のベクターとして提供されます。トランシーバーインターフェイスは、トランシーバーチャネルプリミティブのデータ送信および受信ポートに接続するために必要なビット割り当ておよびインターリーブ/デインターリーブを実行します。

ユーザーデータ幅のサイズ変更ヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_userdata_ で識別されます。ユーザーデータ幅のサイズ変更ヘルパーブロックの詳細は、第 3 章「コアを使用するデザイン」を参照してください。このヘルパーブロックのトランスミッターおよびレシーバーモジュールのユーザーインターフェイスとトランシーバーインターフェイスを表 2-14 ～表 2-17 に示します。

表 2‐13 : レシーバーのユーザークロッキングネットワークヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_userclk_rx_srcclk_in 入力 1 RXUSRCLK および RXUSRCLK2 出力を派生させバッファーするためのトランシーバープリミティブ由来のクロックソースです。

表 2‐14 :ユーザーデータ幅のサイズ変更ヘルパーブロックのユーザーインターフェイスポート (トランスミッターモジュール)


gtwiz_userdata_tx_in 入力 (TX ユーザーデータ幅)* (チャネル数)

各チャネルの TXUSRCLK2

トランシーバーチャネルで送信するデータ用のユーザーインターフェイスです。

表 2‐15 :ユーザーデータ幅のサイズ変更ヘルパーブロックのユーザーインターフェイスポート (レシーバーモジュール)


gtwiz_userdata_rx_out 出力 (RX ユーザーデータ幅)* (チャネル数)

各チャネルの RXUSRCLK2

トランシーバーチャネルで受信するデータ用のユーザーインターフェイスです。

表 2‐16 :ユーザーデータ幅のサイズ変更ヘルパーブロックのトランシーバーインターフェイスポート (トランスミッターモジュール)


txdata_out 出力 128 * (チャネル数) 各チャネルの TXUSRCLK2 トランシーバーチャネルプリミティブのTXDATA へ接続されます。

txctrl0_out 出力 16 * (チャネル数) 各チャネルの TXUSRCLK2 トランシーバーチャネルプリミティブのTXCTRL0 へ接続されます。

txctrl1_out 出力 16 * (チャネル数) 各チャネルの TXUSRCLK2 トランシーバーチャネルプリミティブのTXCTRL1 へ接続されます。




トランスミッターのバッファーバイパスコントローラーヘルパーブロックのポートトランスミッターのバッファーバイパスコントローラーヘルパーブロックにはユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスを利用すると、トランシーバーのトランスミッターバッファーバイパスシーケンスを簡単な方法で開始してそのステータスを監視できます。トランシーバーインターフェイスは、トランシーバープリミティブのバッファーバイパスシーケンスの制御に必要な信号を実装します。

このヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_buffbypass_tx_ で識別されます。トランスミッターのバッファーバイパスコントローラーヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-18 に示すトランスミッターのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、 Wizard IP のコアインスタンスに存在します。これらのポートはヘルパーブロック自体にも存在し、ヘルパーブロックをサンプルデザインに含めた場合は直接アクセスできます。

この構成では、ヘルパーブロックのクロックポート gtwiz_buffbypass_tx_clk_in はトランスミッターマスターチャネルの TXUSRCLK2 と同じソースによってコア内部で駆動されるため、外部には引き出されません。

表 2‐17 :ユーザーデータ幅サイズ変更ヘルパーブロックのトランシーバーインターフェイスポート (レシーバーモジュール)


rxdata_in 入力 128 * (チャネル数) 各チャネルの RXUSRCLK2 トランシーバーチャネルプリミティブのRXDATA へ接続されます。

rxctrl0_out 入力 16 * (チャネル数) 各チャネルの RXUSRCLK2 トランシーバーチャネルプリミティブのRXCTRL0 へ接続されます。

rxctrl1_out 入力 16 * (チャネル数) 各チャネルの RXUSRCLK2 トランシーバーチャネルプリミティブのRXCTRL1 へ接続されます。

表 2‐18 : トランスミッターのバッファーバイパスコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置)


gtwiz_buffbypass_tx_reset_in 入力 1 gtwiz_buffbypass_tx_clk_in

ヘルパーブロック内のロジックをリセットするためのユーザー信号です。すべてのトランシーバーチャネルでTXUSRCLK2 が安定した直後にアクティブ High の同期パルスを供給する必要があります。

gtwiz_buffbypass_tx_start_user_in 入力 1 gtwiz_buffbypass_tx_clk_in

このアクティブ High のユーザー信号を同期パルスするとトランスミッターバッファーバイパスシーケンスが強制的に再開されます。

gtwiz_buffbypass_tx_done_out 出力 1 gtwiz_buffbypass_tx_clk_in

トランスミッターバッファーバイパスシーケンスが完了したことを示すアクティブ High の信号です。

gtwiz_buffbypass_tx_error_out 出力 1 gtwiz_buffbypass_tx_clk_in

トランスミッターのバッファーバイパスコントローラーヘルパーブロックでエラー条件が発生したことを示すアクティブ High の信号です。




表 2-19 に示すトランスミッターのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はトランスミッターバッファーバイパスコントローラーヘルパーブロック自体に存在します。

表 2-20 に示すトランスミッターのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポートは、このヘルパーブロックをトランシーバープリミティブに接続します。これらの接続は、このヘルパーブロックをコア内に含めた場合は内部接続となり、ヘルパーブロック出力によって駆動されるトランシーバープリミティブ入力はコアインスタンスのオプションポートとして有効化できません。これに対し、このヘルパーブロックをサンプルデザインに含めた場合はコア境界をまたいだ接続となり、ヘルパーブロックに接続するトランシーバープリミティブポートは必然的に有効化されます。

マルチレーンバッファーバイパスシーケンスを実行するには、各信号のポート幅にトランスミッターのバッファーバイパスコントローラーヘルパーブロックが接続するトランシーバーチャネルの数を掛けます。

表 2‐19 : トランスミッターのバッファーバイパスコントローラーヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_buffbypass_tx_clk_in 入力 1 トランスミッターのバッファーバイパスコントローラーヘルパーブロックを制御するために使用するトランシーバープリミティブ由来のクロックです。トランスミッターマスターチャネルの TXUSRCLK2 と同じソースで駆動する必要があります。

gtwiz_buffbypass_tx_resetdone_in 入力 1 非同期トランスミッターリセットシーケンスが完了してバッファーバイパスシーケンスが開始可能になったことを示すアクティブ High の信号です。

表 2‐20 : トランスミッターのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポート


txphaligndone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXPHALIGNDONE へ接続されます。

txphinitdone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXPHINITDONE へ接続されます。

txdlysresetdone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXDLYSRESETDONE へ接続されます。

txsyncout_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXSYNCOUT へ接続されます。

txsyncdone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXSYNCDONE へ接続されます。

txphdlyreset_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHDLYRESET へ接続されます。

txphalign_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHALIGN へ接続されます。

txphalignen_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHALIGNEN へ接続されます。

txphdlypd_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHDLYPD へ接続されます。

txphinit_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHINIT へ接続されます。




レシーバーのバッファーバイパスコントローラーヘルパーブロックのポート

レシーバーのバッファーバイパスコントローラーヘルパーブロックにはユーザーインターフェイスとトランシーバーインターフェイスが含まれます。ユーザーインターフェイスを利用すると、トランシーバーのレシーバーバッファーバイパスシーケンスを簡単な方法で開始してそのステータスを監視できます。トランシーバーインターフェイスは、トランシーバープリミティブのバッファーバイパスシーケンスの制御に必要な信号を実装します。

このヘルパーブロックのユーザーインターフェイスポートは、接頭辞 gtwiz_buffbypass_rx_ で識別されます。レシーバーバッファーバイパスコントローラーヘルパーブロックの使用法は、第 3 章「コアを使用するデザイン」を参照してください。

表 2-21 に示すレシーバーのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートは、このヘルパーブロックをコアに含めた設定の場合、 Wizard IP のコアインスタンスに存在します。これらのポートはヘルパーブロック自体にも存在し、ヘルパーブロックをサンプルデザインに含めた場合は直接アクセスできます。

この構成では、ヘルパーブロックのクロックポート gtwiz_buffbypass_rx_clk_in はレシーバーマスターチャネルの RXUSRCLK2 と同じソースによってコア内部で駆動されるため、外部には引き出されません。シングルレーンバッファーバイパスシーケンスを使用する場合は、各トランシーバーチャネルにこのヘルパーブロックのインスタンスが 1 つだけ存在します。各ポート幅にこの乗数を掛け、各ヘルパーブロックインスタンスは関連するチャネルの RXUSRCLK2 と同じソースで駆動します。

txphovrden_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHOVRDEN へ接続されます。

txdlysreset_out 出力 1 * (チャネル数) gtwiz_buffbypass_tx_clk_in (非同期に使用)

トランシーバーチャネルプリミティブのTXDLYSRESET へ接続されます。

txdlybypass_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXDLYBYPASS へ接続されます。

txdlyen_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXDLYEN へ接続されます。

txdlyovrden_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXDLYOVRDEN へ接続されます。

txphdlytstclk_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXPHDLYTSTCLK へ接続されます。

txdlyhold_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXDLYHOLD へ接続されます。

txdlyupdown_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXDLYUPDOWN へ接続されます。

txsyncmode_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのTXSYNCMODE へ接続されます。

txsyncallin_out 出力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXSYNCALLIN へ接続されます。

txsyncin_out 出力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのTXSYNCIN へ接続されます。

表 2‐20 : トランスミッターのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポート (続き)





表 2-22 に示すレシーバーのバッファーバイパスコントローラーヘルパーブロックのユーザーインターフェイスポートはコアインスタンスには存在しませんが、このヘルパーブロックをサンプルデザインに含めた場合はレシーバーバッファーバイパスコントローラーヘルパーブロック自体に存在します。

表 2-23 に示すレシーバーのバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポートは、このヘルパーブロックをトランシーバープリミティブに接続します。これらの接続は、このヘルパーブロックをコア内に含めた場合は内部接続となり、ヘルパーブロック出力によって駆動されるトランシーバープリミティブ入力はコアインスタンスのオプションポートとして有効化できません。これに対し、このヘルパーブロックをサンプルデザインに含めた場合はコア境界をまたいだ接続となり、ヘルパーブロックに接続するトランシーバープリミティブポートは必然的に有効化されます。

マルチレーンバッファーバイパスシーケンスを実行するには、各ポート幅にレシーバーのバッファーバイパスコントローラーヘルパーブロックが接続するトランシーバーチャネルの数を掛けます。シングルレーンバッファーバイパスシーケンスを使用する場合、各トランシーバーチャネルにはこのヘルパーブロックのインスタンスが 1 つのみ存在するため、乗数は 1 です。

表 2‐21 : レシーバーのバッファーバイパスコントローラーヘルパーブロックのコアに存在するユーザーインターフェイスポート (ヘルパーブロックをコアに配置)


gtwiz_buffbypass_rx_reset_in 入力 1 gtwiz_buffbypass_rx_clk_in

ヘルパーブロック内のロジックをリセットするためのユーザー信号です。すべてのトランシーバーチャネルでRXUSRCLK2 が安定した直後にアクティブ High の同期パルスを供給する必要があります。

gtwiz_buffbypass_rx_start_user_in 入力 1 gtwiz_buffbypass_rx_clk_in

このアクティブ High のユーザー信号を同期パルスするとレシーバーバッファーバイパスシーケンスが強制的に再開されます。

gtwiz_buffbypass_rx_done_out 出力 1 gtwiz_buffbypass_rx_clk_in

レシーバーバッファーバイパスシーケンスが完了したことを示すアクティブ High の信号です。

gtwiz_buffbypass_rx_error_out 出力 1 gtwiz_buffbypass_rx_clk_in

レシーバーのバッファーバイパスコントローラーヘルパーブロックでエラー条件が発生したことを示すアクティブ High の信号です。

表 2‐22 : レシーバーのバッファーバイパスコントローラーヘルパーブロックのその他のユーザーインターフェイスポート (ヘルパーブロックをサンプルデザインに配置)


説明

gtwiz_buffbypass_rx_clk_in 入力 1 レシーバーのバッファーバイパスコントローラーヘルパーブロックを制御するために使用するトランシーバープリミティブ由来のクロックです。レシーバーマスターチャネルの RXUSRCLK2 と同じソースで駆動する必要があります。

gtwiz_buffbypass_rx_resetdone_in 入力 1 非同期レシーバーリセットシーケンスが完了してバッファーバイパスシーケンスが開始可能になったことを示すアクティブ High の信号です。




表 2‐23 : レシーバーバッファーバイパスコントローラーヘルパーブロックのトランシーバーインターフェイスポート


rxphaligndone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのRXPHALIGNDONE へ接続されます。

rxdlysresetdone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのRXDLYSRESETDONE へ接続されます。

rxsyncout_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのRXSYNCOUT へ接続されます。

rxsyncdone_in 入力 1 * (チャネル数) 非同期トランシーバーチャネルプリミティブのRXSYNCDONE へ接続されます。

rxphdlyreset_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのRXPHDLYRESET へ接続されます。

rxphalign_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのRXPHALIGN へ接続されます。

rxphalignen_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのRXPHALIGNEN へ接続されます。

rxphdlypd_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのRXPHDLYPD へ接続されます。

rxphovrden_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのRXPHOVRDEN へ接続されます。

rxdlysreset_out 出力 1 * (チャネル数) gtwiz_buffbypass_rx_clk_in (非同期に使用)

トランシーバーチャネルプリミティブのRXDLYSRESET へ接続されます。

rxdlybypass_out 出力 1 * (チャネル数) 固定値に接続トランシーバーチャネルプリミティブのRXDLYBYPASS へ接続されます。

rxdlye

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