SECUENCIALES NAND NOR.pdf

Circuitos secuenciales 1

Ing. Mónica P. René


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introducciónCombinacional: circuito cuya salida depende solo de la combinaciónpresente de valores de entrada.

Siempre responden igual a la misma combinación de entrada.

No pueden reconocer una secuencia de combinaciones ( no poseememoria) Qt 1 f a t,bt,ct,dt, . . .

Circuitocombinacional

abcd

Q


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Secuencial: circuito cuya salida no depende exclusivamente de lacombinación de entrada, sino que dependen también de la evolución ohistoria anterior del sistema, apareciendo una realimentación de la salidahacia las entradas del sistema.

introducción

Circuito secuencialasíncrono

abcd

Q

Qt 1 f Qt,a t,b t, ct,d t, . . .


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La salida Qt+1 depende del valor anterior que tenía Qt y de las nuevasentradas en un instante determinado a,b,c,d…..

Lo anterior implica que se debe recordar o memorizar el estado anteriordel circuito mediante variables de estado internas.

La historia de las entradas anteriores, se encuentra resumida en el estadodel circuito.

El estado se expresa en un conjunto( o colección)de variables de estado.

introducción


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En los circuitos secuenciales entra el tiempo como un factor, que no sehabía considerado en los circuitos combinacionales.

Resumiendo:

Un circuito secuencial puede entenderse simplemente como un circuitocombinacional en el cual las salidas dependen tanto de las entradas comode las salidas en instantes anteriores, esto implica una retroalimentaciónde salidas como se ve en la siguiente figura:

introducción

Salida = F(entrada actual, estado anterior)


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De acuerdo a como manejan el tiempo, los circuitos secuenciales,seclasifican en circuitos secuenciales asincrónicos y circuitos secuencialessincrónicos.

O también según la evolución de las señales de salida, los circuitossecuenciales se clasifican en asíncronos o síncronos.

clasificación


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Asincrónicos: dispositivos secuenciales que monitorean sus entradascontinuamente y modifican su estado (o salida) en cualquier momento.

Se sirven de los retardos de propagación de las compuertas lógicasutilizadas. Pueden tener además una señal habilitadora.

Ejemplos: latch SR, latch D

Sistema asíncrono: cuando al aplicar una combinación binaria en susentradas, la señal de salida evoluciona hasta alcanzar un valor quepermanece estable en el tiempo.

Definiciones de sistema asincrónico


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Ejemplo de sistema asíncrono simple

clasificación

U1A

7416N


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Sincrónicos: sólo permiten el cambio de estado en los instantes marcadospor una señal de reloj.

Sistemas síncronos: cuando la señal de salida sólo evoluciona al aplicaruna combinación de entrada y una señal de sincronismo, denominadaclock (clk o ck ). Es decir ,el circuito no cambia el valor de la salida , aunquese varíen las señales de entrada, si la señal de sincronismo no es activa.

Circuito secuencialsíncrono

abc

dQ

clk

Qt 1 f Qt, clk, a t, bt, ct, d t, . . .


Definiciones de sistema sincrónicoClic

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Los secuenciales síncronos son más caros que los asincrónicos, peropresentan mayor estabilidad en comparación con los asincrónicos.

Ejemplos: flip-flop D, flip-flop JK, flip -flop T.

Los dispositivos secuenciales más elementales se denominan biestables oflip-flops.

Mediante la unión de varios biestables, se pueden construir dispositivosde mayor complejidad, como son los contadores, registros dedesplazamiento y memorias.

clasificación


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Notación y significado de las variables

S(Set): Puesta a 1 de la salida Q.

R (Reset): Puesta a cero de la salida Q.

Q t : Salida directa en el instante t.

Qt+1 : Salida directa en un instante posterior a t.

Q t : Salida complementada en el instante t.

Por nivel Por flanco

R R clk clk

Activo por nivel alto De subida

R´ R´ clk clk

Activo por nivel bajo De bajada


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Latch (o cerrojo): dispositivo secuencial que monitorea sus entradascontinuamente y modifica sus salidas en cualquier momento, de maneraindependiente de una señal de clock. Pueden tener una señal de entradahabilitadora.

Latches y flip-flops


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Latches y flip-flops

Flip-flop(FF): dispositivo secuencial que muestrea sus entradas y cambiasus salidas solamente en ocasiones determinadas por una señal de clock(o reloj).

Los flancos de la señal de reloj son los instantes de cambio.

En la primera grafica se tiene una señal de clock que activa al circuitosecuencial con TPP (transiciones de pulso positiva), y en la segunda conTNP (transiciones de pulso negativa)


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Latch SR con compuertas NOR

Es un circuito con dos compuertas NOR acopladas en cruz.

Posee dos entradas conocidas como S (set) y R(reset) y tiene dos salidasconocidas como Q y Q´ (complemento de Q, también la podemosencontrar como Q, QN).

Posee dos estados útiles:

Q=1 y Q´=0 estado establecido ( con S=1, R=0)

Q=0 y Q´=1 estado restablecido ( con S=0, R=1)

Si S=R=1, se presenta el estado indefinido, que debe evitarse.

En condiciones normales S=R=0 ,a menos que se deba cambiar deestado.


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1-Diagrama de bloque 2-Circuito lógico

• 1 Diagrama en bloque y 2 circuito lógico un latch S-R con compuertasNOR.

• Nota: en la figura 2, la salida QN es la Q´ (el complemento de Q).

Estudiemos el funcionamiento de este lach, considerando todas lasposibles combinaciones para S y R y partiendo de algún estado anteriorpara Q y Q´.

Latch SR con compuertas NOR


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Latch SR con compuertas NOR,funcionamiento


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• Las siguientes tablas de funcionamiento presentan la misma informaciónde distintas formas:

S R Q Q´

1 0 1 0

0 0 1 0

0 1 0 1

0 0 0 1

1 1 0 0

R S Qn Qn+1

0 0 0 0

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 0

1 1 1 0

R S Qn+1

0 0 Qn

0 1 1

1 0 0

1 1 0



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Se dice que este tipo de latch es activo por nivel (alto y bajo) porque unnivel alto en la entrada S (S=1) y un nivel bajo en la entrada R(R=0) pone allatch en estado establecido.

Es necesario inmediatamente después de la situación anterior, poner anivel bajo S (S=0) para que funcione correctamente el latch, ya que sipermaneciera en alto y por error R también pasara a alto se daría elestado indefinido (ver tabla celeste).

Entonces luego de cada estado ya sea establecido o reestablecido, ambasentradas deben ponerse a nivel bajo, y el latch permanecerá en el estadoestablecido o reestablecido dependiendo de cual entrada fue 1 másrecientemente.

Latch SR, funcionamiento


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Ejemplo de un diagrama de tiempo y parámetros de temporización dellatch SR.



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Consiste en dos compuertas NAND acopladas en cruz.

Posee dos entradas conocidas como S (set) y R(reset) y tiene dos salidasconocidas como Q y Q´ (complemento de Q).

Posee dos estados útiles:

Q=1 y Q´=0 estado establecido ( con S=0, R=1)

Q=0 y Q´=1 estado restablecido ( con S=1, R=0)

Si S=R=0, se presenta el estado indefinido, que debe evitarse.

En condiciones normales S=R=1 ,a menos que se deba cambiar deestado.

Latch SR con compuertas NAND


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S R Q Q´

1 0 0 1

1 1 0 1

0 1 1 0

1 1 1 0

0 0 1 1

R S Qn Qn+1

1 1 0 0

1 1 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

0 0 0 1

0 0 1 1

R S Qn+1

1 1 Qn

0 1 0

1 0 1

0 0 1


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Si lo comparamos con el latch SR con compuertas NOR, vemos que lasseñales de entrada del latch SR con compuertas NAND, son elcomplemento de los valores empleados para el SR con NOR.

Por lo anterior a este latch también se lo conoce como latch S´R´.

En este caso, luego de cada estado ya sea establecido o reestablecido,ambas entradas deben ponerse a nivel alto, y el latch permanecerá en elestado establecido o reestablecido dependiendo de cual entrada fue 1más recientemente.



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Representación alternativa

Diagrama de bloque



S

R

Q

Q´

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• Se puede modificar el funcionamiento del latch SR básico incluyendo unaentrada de control adicional, que puede determinar cuando se permitecambiar de estado al latch.

X:no importa, puede ser 1 o 0.

• Ojo! Recuerda que Qn+1 se refiere a la salida o estado Q actual, mientrasque Qn se refiere al estado Q anterior.

Latch SR con entrada de habilitación

S R C Qn+1

x x 0 Qn (sin cambio)

0 0 1 Qn (sin cambio)

0 1 1 0

1 0 1 1

1 1 1 0 (indeterminado)


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Se construye para eliminar la condición indeseable del estadoindeterminado en el latch SR.

Garantiza que las entradas S y R nunca sean 1 al mismo tiempo.

Posee dos entradas: D(datos) y C(control).

La entrada D pasa directamente a la entrada S y su complemento a laentrada R.

Si C=0 el latch SR tendrá ambas entradas (las acopladas en cruz) en 1 y ellatch no podrá cambiar de estado sea cual sea el valor de D.

A continuación se muestra el circuito lógico y la tabla de verdad del latch Dpara explicar su funcionamiento.

Latch D


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Latch D

C D Qn+1

0 x Qn (sincambio)

1 0 0

1 1 1

X:no importa

Como se observa en la tabla de verdad, mientras que el latch estéhabilitado, C=1, la salida Qn+1=D.

El latch D se llama así por su capacidad de almacenar un dato en suinterior.


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Apropiado para usarse como almacenamiento temporal de informaciónbinaria entre una unidad y su entorno.

También se lo conoce con el nombre de latch transparente.

Latch D


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Cuando usamos interruptores mecánicos, en algunos de ellos, esimposible obtener una transición de voltaje “limpia”, debido al fenómenode rebote (oscilación) del contacto.

Las siguientes figuras muestran lo anterior:

Ejemplo de aplicación, circuitoantirrebote


VCC5V

J5

Key = Space

R11.0k

VSAL2

1

Rebotes aleatorios

0V

5V

Interruptor en reposo en laposición 2

Interruptor a laposición 2

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Las múltiples transiciones de la señal de salida generalmente no duranmás que unos milisegundos, sin embargo serían indeseables para muchasaplicaciones.

Se puede usar un latch S´R´ para prevenir que la presencia de rebote delinterruptor afecte la salida.

Analicemos que ocurre en los siguientes circuitos:

fig. 1 fig. 2


Ejemplo de aplicación, circuito antirrebote

J1

Key = Space

J1

Key = Space

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Supongamos que el interruptor se encuentra en reposo en la posición 1,como se ve en la fig. 1, en ese momento la entrada R=0 y S=1 por lo que lasalida Q=0 (recuerde tabla latch SR con compuertas nand).

Cuando el interruptor se mueve a la posición 2, ver fig. 2, R=1 y S=0 por loque la salida Q=1.

Si el interruptor rebota del contacto 2, R=S=1 y Q no se verá afectada.

Así no pasará nada en Q cuando el interruptor rebote dentro y fuera delcontacto 2 antes de que finalmente llegue al punto de reposo en laposición 2.

Ejemplo de aplicación, circuitoantirrebote


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Podemos modificar un latch para formar un flip-flop, produciendo un flip-flop que se dispare únicamente durante una transición de señal (de 0 a 1o de 1 a 0) y quede inhabilitado durante el resto del pulso del clock.

Lo anterior permite lograr el sincronismo.

Veamos como construir un flip flop tipo D utilizando dos latch D (uno deellos lo llamaremos amo y al otro esclavo).

Comenzaremos analizando el circuito con la entrada de control C=0, luegoveremos que ocurre si C=1 y repetimos el ciclo.

Flip-flops


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Flip-flop D, disparado por flanco negativo

Cuando CLK=0 AMO INHABILITADO, ESCLAVO HABILITADO Y QCuando CLK=1 ESCLAVO INHABILITADO, AMO HABILITADO D YCuando CLK cambia de 1 a 0 AMO INHABILITADO, ESCLAVO HABILITADOY(=D) Q

La salida del FF solo puede cambiar en los flancos negativos de la señal, otransiciones de 1 a 0 del clock (TPN transición de pulso negativa).

C


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• Se puede construir un F-F D, disparado por flanco positivo, simplementeagregando otro inversor entre el CLK a el F-F amo.

Flip-flop D, disparado por flanco positivo

Cuando CLK=0 AMO HABILITADO D Y, ESCLAVO INHABILITADOCuando CLK=1 ESCLAVO HABILITADO Y Q, AMO INHABILITADOCuando CLK cambia de 0 a 1 Y(=D) Q

La salida del FF solo puede cambiar en los flancos positivos de la señal, otransiciones de 0 a 1 del clock (TPP transición de pulso positiva).


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Con los circuitos analizados anteriormente, F-F D, los cambios en losestados de la señal de salida sólo se producen durante las transicionesascendente o descendente (según sea el caso) de la señale de reloj quecolocamos .

Cualquier otro cambio que tenga la entrada D entre dos transiciones dereloj, no tendrá ningún efecto en la salida.

Para funcionar adecuadamente la entrada D del flip-flop, disparado porflanco debe mantenerse a un valor constante durante un cierto tiempoantes y después de la transición de reloj (tiempo de establecimiento y deretención respectivamente).

La siguiente figura muestra un ejemplo de señales de tiempo para un F-F Ddisparado por TPP. Ing. Mónica P. René

Flip-flop D, disparado por flanco

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Flip-flop D


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El FF D es muy eficiente y económico.

A partir del FF D se pueden construir otros FF´s como el FF J-K y el FF T.

Las siguientes figuras muestran el símbolo gráfico que se utiliza, para el FFD disparado por TPP de clock y para el FF D disparado por TNP de clock.

Flip-flop D


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Hay tres operaciones que pueden hacerse con un FF:

1. establecerlo en 1,

2. restablecerlo en 0 y

3. complementar su salida

El FF JK realiza las tres operaciones anteriores.

1. La entrada J establece el FF.

2. La entrada K lo restablece.

3. Cuando J y K están habilitadas, la salida se complementa.

Lo anterior se verifica analizando el circuito siguiente aplicado a la entradaD.

Flip-flop JK


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• La entrada D resulta:

D=JQ´+K´Q

• El funcionamiento se

resume en la tabla.

Ojo, recuerde que

en el dibujo, la

salida QN

corresponde a Q´

Flip-flop JK

J K Qn+1 comentarios

0 0 Qn Sin cambio

0 1 0 restablece

1 0 1 establece

1 1 Q´n complementa


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Si J y K se dejan en alto (J=K=1), el FF cambiará de estados (conmutará)para cada TPP de reloj.

Es decir el nuevo valor de Q (Qn+1) será el inverso del valor que tenía antesde la transición (Q´n).

Flip-flop JK


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Es un FF complementador.

Se construye con un FF JK uniendo entre sí las entradas J y K.

También se puede construir con un FF D y una compuerta XOR.

Cuando T=0 (J=K=0) un borde o transición de reloj no modifica la salida.

Cuando T=1 (J=K=1) un borde o transición de reloj complementa la salida.

Se utiliza en el diseño de contadores binarios.

Flip-flop T(toggle)


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Con un FF D la expresión para la entrada D es:

Cuando T=0, D=Q, y la salida no cambia

Cuando T=1, D=Q´, y la salida se complementa.

Flip-flop T (toggle)

D T Q TQ TQ

T Q(t+1)

0 Q(t) Sin cambio

1 Q´(t) complementa


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Circuito de conteo binario de 3 bits y divisor de frecuencia

Ejemplo de aplicación


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Algunas formas comerciales


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