相変化ランダムアクセスメモリ素子(PRAM)の結晶化過程を用いた

多値記録素子

• 研究者：群馬大学 大学院工学研究科

• 教授 保坂 純男

1. 研究背景とアプローチ2. PRAMの原理と課題3. 低消費電力化4. 結晶化過程の多値記録5. 実験結果とまとめ

内容

不揮発性

書き込み時間

書き換え回数

データ保持期間

読み出し時間

書き換え消費電力

FeRAM MRAM PRAM DRAMフラッシュ

△ ○ ○ ○ ×

80ns 50ns30ns 50ns 100ms

80ns 50ns30ns 60ns20ns

106

0.1s10年

~10μW ~30μW ~30μW 300mW30mW

1015 10151012 1012

~10年~10年~10年

メモリの特性

読み出し信号 100-200mV ~5xR 10x-100xR

実用化：PRAMが有力

100-200mV 100-200mV

背景

Memory Cell；PCM+MOS

PRAMにおけるメモリ構造

Ref) S. Hudgens and B. Johnson:MRS BULLETIN(2004)1

PRAMの構造

論理値：1アモルファス相ρ:高

結晶相ρ：低 論理値:0

(d)(a) (b) (c)

i 2 i (( ) ( )) i

TEM images of GeSbTe

(crystalline phase) (amorphous phase)

相変化動作

アニーリング(結晶化、緩冷)

融解、急冷

PRAMの書き換え

T急冷

徐冷

結晶相 → アモルファス相

アモルファス相 → 結晶相

Tm

Tc

time

Ref) S. Hudgens and B. Johnson:MRS BULLETIN(2004)1

Im=(Pm/RC)1/2 >> IC =(Pc/RA)1/2

結晶相 → アモルファス相

書き換え電流を減らす必要がある。

Pm>PC

RA>RC

ジュール熱を利用

P=I2R

PRAMの原理 (基礎特性)結晶相ρ：低

論理値:0

アモルファス相ρ:高

論理値：1

Ref) S. Hudgens and B. Johnson:MRS BULLETIN(2004)1

0 2 4 6 8 10 12 14 16パルス電圧[V]

抵抗

値[Ω

]

RESET operation: 20nsSET operation: 1μss0.1k

1k

10k

100k 200 nm Sb2Te3 / 30 nm TiN HeaterLc = 0.4μm, Wc = 0.5μm

3.5

10.7 kΩ

860 Ω

690 Ω

10.6 kΩ

10倍

Fig. 22 SET と RESET

SET と RESET

200 400 600 800 10004

6

8

10

12

14

0 2 4 6 8 10 1202468

10

400 nm500 nm

STN1 only structure

L=700 nm

Cur

rent

I (m

A)

Voltage V (V)

STN1Threshold field: 14.3 V/μm

Thr

esho

ld v

olta

ge

V th(V

)

Gap length L (nm)

Threshold field of filament generation(アモルファス相→結晶相)

書き換え電流抑制技術の確立

PRAMの実用化：再現性

・消費電力(電流)の減少

・バッテリー保持時間向上

・集積化

PRAMメモリ開発の課題

PRAMの書き換え電流＝ ~1 mA

相変化メカニズムの研究

相変化素子の構造 相変化材料

検討項目

4. Ge2Sb2Te5 (Tm≒620℃)より低い融点

P

I

Rc大 小

Pm=RcIm2

書き換え電流を減らす方法

Tm

大

小

3. Ge2Sb2Te5 (ρc≒2x10-3Ωm)より高い結晶抵抗(結晶)

材料探索

3. 結晶抵抗を上げる

4. 融点を下げる

1.構造：直熱型傍熱型

2.加熱体積：減少

Fig.1 Vertical type PCM (V-PCM)

Fig.2 Endurance of V-PCM

1) S Lai et al:IEDM Technical Digest, (2003)10.1.1-10.1.4

1μｍ

Fig.3 Lateral type PCM (L-PCM)

Ge2Sb2Te5(GST)PC Resistance

TiN electrodes

Top heater layerBottom heater layer

Resistiveheater

Top electrode

Bottom electrode

c-GST

•Very interested in novel structure of L-PCM(It is easy to make series and parallel resistances in lateral type PCM.)

Proposal of Lateral type PCM with top and bottom heater layers

Fig. 5 Equivalent circuits

GST

TiN-E

I1 I2

Rebh

RGST Rebh

Rcbh

I2>>I1, I3Re

bh >> RGST: Indirect heatingRe

bh << RGST: Direct heating

Fig.4 Lateral type PCM with a bottom heater layer

TiN-E

Lateral type PCM (L-PCM)with top and bottom heater layers

Bottom heater layer

Top heater layerRe

GST ReGST

Rth

I3

RGSTRebh Re

bh

Rcbh

I1

I2

ReGST

ReGST

Rth

I3

For example

0 5 10 15 20 25Switching number

RESET state

SET state

Res

ista

nce

[Ω]

0.1k

1k

10k

100k200 nm Sb2Te3/ 30nm TiN heater

Lc = 0.4μm, Wc = 0.5μm

RESET-to-SET pulse: 3.5 V, 1 μsSET-to-RESET pulse: 14 V, 20 ns

Fig. 19 Endurance of the L-PCM.

Reversible switching

1.2mW 200mW

robust

Fig. 20 Lateral type PCM (L-PCM) with an upper heater layer (a) and the equivalent circuits (b).

Ge2Sb2Te5(GST)PC Resistance

ZnS-SiO2

L-PCM with a top heater layer

TiN electrode TiN electrode

Top heater layer

(b) Equivalent circuits

ReGST

RcGST

ReGST

Rth

Control small phase change area for small input power!

Phase change

Phase change

current

To reduce large input power

TiSiN ρheater=0.01[Ωcm](ρheater/ρa-GST : 105)

TiSiN ρheater=1[Ωcm](ρheater/ρa-GST :103)

TiSiNρheater=100[Ωcm]

(ρheater/ρa-GST :10)

SiN

GST

SiO2TiSiN

field[V/cm] 7.6×105

7×105

6×105

5×105

3.8×1054×105

4.9[Ｖ] 5.6[Ｖ] 16.4[Ｖ]

Calculation of electric field for amorphous to crystal

Fig. 21 Simulation of electric field in L-PCM with a top heater layer.

(SET)

300

400

500

600

700

800

900

Temp. [K]ρheater＝1 [Ωcm]

(ρheater/ρc-GST =2)ρheater＝0.01 [Ωcm]

(ρheater/ρc-GST = 0.02)

Fig.25 Temperature of the device at Joule heating.

5.5[V]Fig. 24 Simulation model of phase change to amorphous.

7[Ｖ],20[ns]

C-GST (0.5 Ωcm)

A-GST (103 Ωcm)

28[V],20[ns]

Direct heating Indirect heating

Top heater(RESET)Joule heating simulation of phase change to amorphous

Threshold field: 3.8x105[V/cm]

00.20.40.60.81.01.21.41.6

0 2 4 6 8 10 12 14Number of switching

Res

ista

nce

[MΩ

]

Endurance of L-PCM with a top heater layer

Set for crystallization(5v, 1μs)

Reset for amorphous(8 v, 20 ns)

Device: Lc: 0.4 μm, Wc: 0.7 μm

Fig. 27 Phase change of L-PCM with a top heater layer (TiSiN) with a resistivity of 0.01Ωcm (40 nm thickness) on GST (80 nm thickness).

P: 17μW

P: 200μW

Basic operation

(1) ra r1 (filament path due to electric field）

(2) ra r2 (Joule heating）

(3) ra r3 (Joule heating）

rｈ

r3r2

r1 rh

r1 r1r2

SubstrateInsulatorElectrode

Top heaterPCM-STN

SiO2

Device structureDevice structure Equivalent circuitsEquivalent circuits

r2

r3r3

Current increase

Multi-levels crystalline area control typeML-PCM with a top heater layer (A(A C)C)

You Yin et al. APL (2008)..

0.0 0.5 1.0 1.5 2.00

5

10

15

20

25

30

Read at 20 μA

Res

ista

nce

(kΩ

)

Wc=1μm; Lc=1μm

Programming current (mA)

-0.50.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

0.0

0.5

1.0

1.5

2.0

e

a

Cur

rent

I (m

A)

Voltage V (V)

a. 0-0.4 mAb. 0-0.8 mAc. 0-1.2 mAd. 0-1.6 mAe. 0-2.0 mA

MultiMulti--levels in crystallization due to current sweeplevels in crystallization due to current sweepExperiments (1) (SET mode from amorphous to crystal phase)

0.0 0.5 1.0 1.5 2.00

5

10

15

20

25R

esis

tanc

e (kΩ

)

Read at 0.02 mA

Programming current (mA)

-0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5

0.0

0.5

1.0

1.5

2.0

e'

a'

Voltage V (V)C

urre

nt I (

mA

) a'. 0-0.4 mAb'. 0-0.8 mAc'. 0-1.2 mAd'. 0-1.6 mAe'. 0-2.0 mA

Experiments (2) (SET from amorphous to crystal phase)

まとめ

(１)多チャンネル方式

シミュレーションにより多値記録可能であることを確認。

（アモルファス化過程において）

(２)多層方式

上部ヒータ付きラテラル型PCMを用い、多層方式多値記録素子を提案

（結果）2層積層素子で３レベルの多値記録を確認

(３）結晶領域制御方式

上部ヒータ付きラテラル型PCMを用いた多値記録素子を提案

①結晶化過程、②定電流方式

(結果) ６値多値記録を確認

多値記録方式提案：①多チャンネル方式②多層方式、③結晶領域制御方式

rｈ

r1 r1

rｎ-1

rｎ-2

r2

等価回路による動作原理

• r1 r1c(電界集中による結晶化から）

• r2 r2c(加熱による結晶領域の拡大1 ）

• rn-2 rn-2c(加熱による結晶領域の拡大n-2 ）• rn-1 rn-1c(加熱による結晶領域の拡大n-1 ）

rｈ

rｎ-2r

ｎ-1r2

r1

基板

絶縁層

電極

ヒーター層

相変化層

絶縁層

基板

絶縁層

電極

ヒーター層

相変化層

絶縁層

発明の名称：メモリ装置、電子機器、相変化メモリ素子への記録方法

出願番号：特願２００８ー１１５７７５

発明者：尹 友（Yin You)、保坂 純男、曾根 逸人

実用化に向けた課題実用化に向けた課題

＊メモリ素子、スイッチ素子への応用に向け、企業との共同研究

＊本技術導入先を見つけたい。

企業への期待企業への期待

•垂直相変化記録素子への適用

•多値記録バラツキ抑制技術

•16値多値記録技術

本技術に関する知的財産権本技術に関する知的財産権

＜特許の取り扱い等＞

群馬大学 研究・知的財産戦略本部 群馬大学ＴＬＯ

TLO長 大澤 隆男

ＴＥＬ ０２７７－３０ －１１７１

ＦＡＸ ０２７７－３０ －１１７８E-mail rip-admin＠eng.gunma-u.ac.jp

お問い合わせ先お問い合わせ先

•発明の名称：メモリ装置、電子機器、相変化メモリ素子への記録方法

•出願番号：特願２００８－ １１５７７５

•出願人 ：群馬大学

•発明者 ：尹 友（Yin You)、保坂純男、曾根逸人