MPC5606S Microcontroller Reference Manual

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor

MPC5606S Microcontroller Reference ManualSupports MPC5602S, MPC5604S and MPC5606S


Freescale Semiconductor

Document Number: MPC5606SRMRev. 710/2012

Information in this document is provided solely to enable system and software

implementers to use Freescale products. There are no express or implied copyright

licenses granted hereunder to design or fabricate any integrated circuits based on the

information in this document.

Freescale reserves the right to make changes without further notice to any products

herein. Freescale makes no warranty, representation, or guarantee regarding the

suitability of its products for any particular purpose, nor does Freescale assume any

liability arising out of the application or use of any product or circuit, and specifically

disclaims any and all liability, including without limitation consequential or incidental

damages. Typical parameters that may be provided in Freescale data sheets and/or

specifications can and do vary in different applications, and actual performance may

vary over time. All operating parameters, including typicals, must be validated for each

customer application by customers technical experts. Freescale does not convey any

license under its patent rights nor the rights of others. Freescale sells products

pursuant to standard terms and conditions of sale, which can be found at the following

address: http://www.reg.net/v2/webservices/Freescale/Docs/TermsandConditions.htm

How to Reach Us:

Home Page: freescale.com

Web Support: freescale.com/support

Freescale, the Freescale logo, AltiVec, C-5, CodeTest, CodeWarrior, ColdFire, C-Ware,

Energy Efficient Solutions logo, Kinetis, mobileGT, PowerQUICC, Processor Expert,

QorIQ, Qorivva, StarCore, Symphony, and VortiQa are trademarks of Freescale

Semiconductor, Inc., Reg. U.S. Pat. & Tm. Off. Airfast, BeeKit, BeeStack, ColdFire+,

CoreNet, Flexis, MagniV, MXC, Platform in a Package, QorIQ Qonverge, QUICC

Engine, Ready Play, SafeAssure, SMARTMOS, TurboLink, Vybrid, and Xtrinsic are

trademarks of Freescale Semiconductor, Inc. All other product or service names are

the property of their respective owners. The Power Architecture and Power.org word

marks and the Power and Power.org logos and related marks are trademarks and

service marks licensed by Power.org.

20082012 Freescale Semiconductor, Inc.


Freescale Semiconductor 1

Chapter 1 Overview

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411.2 MPC5606S family comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .431.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .451.4 Chip-level features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .451.5 Feature details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48

1.5.1 Low-power operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .481.5.2 e200z0h core processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .511.5.3 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .531.5.4 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .541.5.5 Inter-IC communications module (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .541.5.6 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .551.5.7 QuadSPI serial flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .551.5.8 System Integration Unit (SIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .561.5.9 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .561.5.10 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .571.5.11 On-chip graphics SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .571.5.12 Memory Protection Unit (MPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .571.5.13 Boot Assist Module (BAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .571.5.14 Enhanced Modular Input/Output System (eMIOS) . . . . . . . . . . . . . . . . . . . . . . .581.5.15 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .591.5.16 Deserial Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . .601.5.17 FlexCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .611.5.18 Serial communication interface module (LINFlex) . . . . . . . . . . . . . . . . . . . . . . .621.5.19 System clocks and clock generation modules . . . . . . . . . . . . . . . . . . . . . . . . . .621.5.20 Periodic Interrupt Timer module (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631.5.21 Real Time Counter (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641.5.22 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641.5.23 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641.5.24 Display Control Unit (DCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641.5.25 Parallel Data Interface (PDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .651.5.26 Liquid Crystal Display (LCD) driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .661.5.27 Stepper Motor Controller (SMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671.5.28 Stepper Stall Detect (SSD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671.5.29 Sound Generation Logic (SGL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671.5.30 IEEE 1149.1 JTAG Controller (JTAGC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .681.5.31 Nexus Development Interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.6 Developer environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .681.7 How to use the MPC5606S documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.7.1 The MPC5606S document set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .691.7.2 Reference manual content . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.8 Using the MPC5606S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711.8.1 Hardware design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711.8.2 Input/output pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72


2 Freescale Semiconductor

1.8.3 Software design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .721.8.4 Other features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73

Chapter 2 Memory Map

Chapter 3 Signal Description

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .813.2 Package pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .823.3 Pad configuration during reset phases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .853.4 Voltage supply pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .853.5 Pad types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .863.6 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .873.7 Debug pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .873.8 Functional ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .883.9 Signal details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107

Chapter 4 Safety

4.1 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1114.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111

4.1.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1114.1.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1114.1.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.1.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1124.1.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.1.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1134.1.3.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114

4.1.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1164.1.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1164.1.4.2 Change lock settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1164.1.4.3 Access errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

4.1.5 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1194.2 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

4.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1194.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1204.2.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1204.2.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1214.2.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121

4.2.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1224.2.5.2 SWT Control Register (SWT_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .1224.2.5.3 SWT Interrupt Register (SWT_IR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .1234.2.5.4 SWT Timeout Register (SWT_TO) . . . . . . . . . . . . . . . . . . . . . . . . . . . .124



4.2.5.5 SWT Window Register (SWT_WN) . . . . . . . . . . . . . . . . . . . . . . . . . . .1254.2.5.6 SWT Service Register (SWT_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .1254.2.5.7 SWT Counter Output Register (SWT_CO) . . . . . . . . . . . . . . . . . . . . . .1264.2.5.8 SWT Service Key Register (SWT_SK) . . . . . . . . . . . . . . . . . . . . . . . . .126

4.2.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127

Chapter 5 Analog-to-Digital Converter (ADC)

5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1295.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1295.1.2 Device-specific implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130

5.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1305.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

5.3.1 Analog channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1315.3.1.1 Normal conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1315.3.1.2 Start of normal conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1315.3.1.3 Normal conversion operating modes . . . . . . . . . . . . . . . . . . . . . . . . . .1325.3.1.4 Injected channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1335.3.1.5 Abort conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134

5.3.2 Analog clock generator and conversion timings . . . . . . . . . . . . . . . . . . . . . . . .1355.3.3 ADC sampling and conversion timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1355.3.4 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137

5.3.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1375.3.5 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1385.3.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1385.3.7 External decode signals delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1395.3.8 Power-down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1395.3.9 Auto-clock-off mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139

5.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1405.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1405.4.2 Control logic registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143

5.4.2.1 Main Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . .1435.4.2.2 Main Status Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145

5.4.3 Interrupt registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1475.4.3.1 Interrupt Status Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1475.4.3.2 Channel Pending Registers (CEOCFR[1..2]) . . . . . . . . . . . . . . . . . . . .1485.4.3.3 Interrupt Mask Register (IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1495.4.3.4 Channel Interrupt Mask Register (CIMR[1..2]) . . . . . . . . . . . . . . . . . . .1505.4.3.5 Watchdog Threshold Interrupt Status Register (WTISR) . . . . . . . . . . .1515.4.3.6 Watchdog Threshold Interrupt Mask Register (WTIMR) . . . . . . . . . . . .152

5.4.4 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1535.4.4.1 DMA Enable Register (DMAE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1535.4.4.2 DMA Channel Select Register (DMAR[1..2]) . . . . . . . . . . . . . . . . . . . .154

5.4.5 Threshold registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1555.4.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155



5.4.5.2 Threshold Control Register (TRCx, x = [0..3]) . . . . . . . . . . . . . . . . . . .1555.4.5.3 Threshold Register (THRHLR[0:3]) . . . . . . . . . . . . . . . . . . . . . . . . . . .156

5.4.6 Conversion timing registers CTR[1..2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1575.4.7 Mask registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158

5.4.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1585.4.7.2 Normal Conversion Mask Registers (NCMR[1..2]) . . . . . . . . . . . . . . . .1585.4.7.3 Injected Conversion Mask Registers (JCMR[1..2]) . . . . . . . . . . . . . . . .159

5.4.8 Delay registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1605.4.8.1 Decode Signals Delay Register (DSDR) . . . . . . . . . . . . . . . . . . . . . . .1605.4.8.2 Power-down Exit Delay Register (PDEDR) . . . . . . . . . . . . . . . . . . . . .160

5.4.9 Data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1625.4.9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1625.4.9.2 Channel Data Register (CDR[0..95]) . . . . . . . . . . . . . . . . . . . . . . . . . .162

Chapter 6 Boot Assist Module (BAM)

6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1656.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1656.3 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1656.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1666.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

6.5.1 Entering boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1666.5.2 Reset Configuration Half Word Source (RCHW) . . . . . . . . . . . . . . . . . . . . . . .1686.5.3 Single-chip boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .169

6.5.3.1 Boot and alternate boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1706.5.4 Boot through BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

6.5.4.1 Executing BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1706.5.4.2 BAM software flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1716.5.4.3 BAM resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1726.5.4.4 Download and execute the new code . . . . . . . . . . . . . . . . . . . . . . . . . .1736.5.4.5 Download 64-bit password and password check . . . . . . . . . . . . . . . . .1736.5.4.6 Download start address, VLE bit and code size . . . . . . . . . . . . . . . . . .1746.5.4.7 Download data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1756.5.4.8 Execute code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175

6.5.5 Boot from UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1766.5.5.1 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1766.5.5.2 Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176

6.5.6 Bootstrap with CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1776.5.6.1 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .177

6.6 Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1786.6.1 Flash memory password swapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1786.6.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179



Chapter 7 CAN Sampler

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1817.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1827.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182

7.3.1 CAN Sampler Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1827.3.2 CAN Sampler Sample Registers 011 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .183

7.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1847.4.1 Enabling/disabling the CAN Sampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1857.4.2 Selecting the Rx port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1857.4.3 Baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .186

Chapter 8 Clock Description

8.1 Clock architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1878.2 Auxiliary clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1888.3 Clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1898.4 Clock Generation Module (MC_CGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190

8.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1908.4.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1908.4.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1918.4.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192

8.4.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1928.4.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192

8.4.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1968.4.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204

8.4.4.1 System clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2048.4.4.2 Auxiliary clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2048.4.4.3 Output clock multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2088.4.4.4 Output Clock Division Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208

8.5 FXOSC external oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2098.5.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2098.5.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2098.5.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .210

8.6 32 KHz OSC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2118.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2118.6.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2118.6.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2118.6.4 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .212

8.7 SIRC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2138.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2138.7.2 Low-Power RC Oscillator (128 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2138.7.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .214

8.8 FIRC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .214



8.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2148.8.2 Functional description (16 MHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2148.8.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .215

8.9 Frequency-modulated phase locked loops and system clocks (FMPLL0 and FMPLL1) 2158.9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2158.9.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2168.9.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2168.9.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2178.9.5 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217

8.9.5.1 Control Register (CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2178.9.5.2 Modulation Register (MR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .220

8.9.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2218.9.6.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2218.9.6.2 Progressive clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2218.9.6.3 Normal mode with frequency modulation . . . . . . . . . . . . . . . . . . . . . . .2228.9.6.4 Powerdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2238.9.6.5 1:1 mode (FMPLL0 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223

8.9.7 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2238.10 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224

8.10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2248.10.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2248.10.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2258.10.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225

8.10.4.1 Crystal clock monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2268.10.4.2 PLL clock monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2268.10.4.3 Frequency meter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226

8.10.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2278.10.5.1 Control Status Register (CMU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . .2288.10.5.2 Frequency Display Register (CMU_FDR) . . . . . . . . . . . . . . . . . . . . . .2298.10.5.3 High Frequency Reference Register FMPLL0 (CMU_HFREFR) . . . .2298.10.5.4 Low Frequency Reference Register FMPLL0 (CMU_LFREFR) . . . . .2308.10.5.5 Interrupt Status Register (CMU_ISR) . . . . . . . . . . . . . . . . . . . . . . . . .2308.10.5.6 Measurement Duration Register (CMU_MDR) . . . . . . . . . . . . . . . . . .231

Chapter 9 Configurable Enhanced Modular IO Subsystem (eMIOS200)

9.1 Device-specific information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2339.1.1 Unsupported features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2339.1.2 Device-specific configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2339.1.3 eMIOS clocking configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2349.1.4 MPC5606S family comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2349.1.5 Channel Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2349.1.6 Unified Channel block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236

9.1.6.1 Channel mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2369.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .237



9.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2399.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2399.2.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239

9.3 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2409.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2409.3.2 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.3.2.1 emiosi[n] eMIOS200 Channel Input Signal . . . . . . . . . . . . . . . . . . .2409.3.2.2 emioso[n] eMIOS200 Channel Output Signal . . . . . . . . . . . . . . . . .2409.3.2.3 emios_flag_out[n] eMIOS200 Channel Flag Signal . . . . . . . . . . . . .240

9.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2409.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.4.1.1 Unified Channel memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2419.4.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .242

9.4.2.1 eMIOS200 Module Configuration Register (EMIOSMCR) . . . . . . . . . .2429.4.2.2 eMIOS200 Global FLAG Register (EMIOSGFLAG) . . . . . . . . . . . . . . .2439.4.2.3 eMIOS200 Output Update Disable (EMIOSOUDIS) . . . . . . . . . . . . . . .2449.4.2.4 eMIOS200 Disable Channel (EMIOSUCDIS) . . . . . . . . . . . . . . . . . . . .2459.4.2.5 eMIOS200 UC A Register (EMIOSA[n]) . . . . . . . . . . . . . . . . . . . . . . . .2469.4.2.6 eMIOS200 UC B Register (EMIOSB[n]) . . . . . . . . . . . . . . . . . . . . . . . .2479.4.2.7 eMIOS200 UC Counter Register (EMIOSCNT[n]) . . . . . . . . . . . . . . . .2489.4.2.8 eMIOS200 UC Control Register (EMIOSC[n]) . . . . . . . . . . . . . . . . . . .2489.4.2.9 eMIOS200 UC Status Register (EMIOSS[n]) . . . . . . . . . . . . . . . . . . . .2539.4.2.10 eMIOS200 UC Alternate A Register (EMIOSALTA[n]) . . . . . . . . . . . .253

9.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2549.5.1 Unified Channel (UC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .256

9.5.1.1 UC modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2579.5.1.2 Input Programmable Filter (IPF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2719.5.1.3 Clock Prescaler (CP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2729.5.1.4 Effect of Freeze on the Unified Channel . . . . . . . . . . . . . . . . . . . . . . . .273

9.5.2 IP Bus Interface Unit (BIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2739.5.2.1 Effect of Freeze on the BIU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273

9.5.3 Global Clock Prescaler Submodule (GCP) . . . . . . . . . . . . . . . . . . . . . . . . . . . .2739.5.3.1 Effect of Freeze on the GCP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2749.6.1 Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2749.6.2 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6.2.1 Time Base Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2749.6.2.2 Coherent accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2769.6.2.3 Channel/modes initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .276

Chapter 10 Crossbar Switch (XBAR)

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27910.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27910.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .279



10.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28010.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.5.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28010.5.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28010.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28010.6.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28110.6.3 Master ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28110.6.4 Slave ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28210.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28210.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282

10.6.6.1 Fixed priority operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282

Chapter 11 Deserial Serial Peripheral Interface (DSPI)

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28511.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28511.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28611.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28611.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287

11.5.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28711.5.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28811.5.3 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28811.5.4 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28811.5.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28811.6.1 Signal overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28811.6.2 Signal names and descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289

11.6.2.1 Peripheral Chip Select / Slave Select (CS_0) . . . . . . . . . . . . . . . . . . .28911.6.2.2 Peripheral Chip Selects 12 (CS1:2) . . . . . . . . . . . . . . . . . . . . . . . . .28911.6.2.3 Serial Input (SIN_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28911.6.2.4 Serial Output (SOUT_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28911.6.2.5 Serial Clock (SCK_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289

11.7 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29011.7.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29011.7.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .291

11.7.2.1 DSPI Module Configuration Register (DSPIx_MCR) . . . . . . . . . . . . .29111.7.2.2 DSPI Transfer Count Register (DSPIx_TCR) . . . . . . . . . . . . . . . . . . .29311.7.2.3 DSPI Clock and Transfer Attributes Registers 07 (DSPIx_CTARn) .29311.7.2.4 DSPI Status Register (DSPIx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . .29911.7.2.5 DSPI DMA / Interrupt Request Select and Enable Register

(DSPIx_RSER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30111.7.2.6 DSPI PUSH TX FIFO Register (DSPIx_PUSHR) . . . . . . . . . . . . . . . .30311.7.2.7 DSPI POP RX FIFO Register (DSPIx_POPR) . . . . . . . . . . . . . . . . . .30511.7.2.8 DSPI Transmit FIFO Registers 04 (DSPIx_TXFRn) . . . . . . . . . . . . .305



11.7.2.9 DSPI Receive FIFO Registers 04 (DSPIx_RXFRn) . . . . . . . . . . . . .30611.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

11.8.1 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30811.8.1.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30811.8.1.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30911.8.1.3 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30911.8.1.4 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30911.8.1.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309

11.8.2 Start and stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30911.8.3 Serial Peripheral Interface (SPI) configuration . . . . . . . . . . . . . . . . . . . . . . . . .310

11.8.3.1 SPI Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31111.8.3.2 SPI Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31111.8.3.3 FIFO disable operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31111.8.3.4 transmit First In First Out (TX FIFO) buffering mechanism . . . . . . . . .31111.8.3.5 Receive First In First Out (RX FIFO) buffering mechanism . . . . . . . .312

11.8.4 DSPI baud rate and clock delay generation . . . . . . . . . . . . . . . . . . . . . . . . . . .31311.8.4.1 Baud rate generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31411.8.4.2 CS to SCK delay (tCSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31411.8.4.3 After SCK delay (tASC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31411.8.4.4 Delay after transfer (tDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315

11.8.5 Transfer formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31611.8.5.1 Classic SPI transfer format (CPHA = 0) . . . . . . . . . . . . . . . . . . . . . . .31811.8.5.2 Classic SPI transfer format (CPHA = 1) . . . . . . . . . . . . . . . . . . . . . . .31911.8.5.3 Modified SPI transfer format (MTFE = 1, CPHA = 0) . . . . . . . . . . . . .32011.8.5.4 Modified SPI transfer format (MTFE = 1, CPHA = 1) . . . . . . . . . . . . .32111.8.5.5 Continuous selection format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32211.8.5.6 Clock polarity switching between DSPI transfers . . . . . . . . . . . . . . . .323

11.8.6 Continuous serial communications clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32411.8.7 Interrupts/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326

11.8.7.1 End of queue interrupt request (EOQF) . . . . . . . . . . . . . . . . . . . . . . .32611.8.7.2 Transmit FIFO fill interrupt or DMA request (TFFF) . . . . . . . . . . . . . .32611.8.7.3 Transfer complete interrupt request (TCF) . . . . . . . . . . . . . . . . . . . . .32611.8.7.4 Transmit FIFO underflow interrupt request (TFUF) . . . . . . . . . . . . . .32711.8.7.5 Receive FIFO drain interrupt or DMA request (RFDF) . . . . . . . . . . . .32711.8.7.6 Receive FIFO overflow interrupt request (RFOF) . . . . . . . . . . . . . . . .32711.8.7.7 FIFO overrun request (TFUF) or (RFOF) . . . . . . . . . . . . . . . . . . . . . .327

11.8.8 Power-saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32711.8.8.1 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32711.8.8.2 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32811.8.8.3 Slave interface signal gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328

11.9 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32811.9.1 How to change queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32811.9.2 Baud rate settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32911.9.3 Delay settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33011.9.4 Calculation of FIFO pointer addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330



11.9.4.1 Address calculation for the first-in entry and last-in entry in the TX FIFO 331

11.9.4.2 Address calculation for the first-in entry and last-in entry in the RX FIFO 331

Chapter 12 Display Control Unit (DCU)

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33312.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33412.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33512.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336

12.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33612.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33612.2.2 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .337

12.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33812.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33812.3.2 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33812.3.3 Register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34412.3.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .353

12.3.4.1 Control Descriptor L0_1 Register (CtrlDescL0_1) . . . . . . . . . . . . . . .35312.3.4.2 Control Descriptor L0_2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .35412.3.4.3 Control Descriptor L0_3 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .35512.3.4.4 Control Descriptor L0_4 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .35612.3.4.5 Control Descriptor L0_5 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .35812.3.4.6 Control Descriptor L0_6 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .35912.3.4.7 Control Descriptor L0_7 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .36112.3.4.8 Control Descriptor Cursor 1 Register (CtrlDescCursor_1) . . . . . . . . .36112.3.4.9 Control Descriptor Cursor 2 Register (CtrlDescCursor_2) . . . . . . . . .36212.3.4.10 Control Descriptor Cursor 3 Register (CtrlDescCursor_3) . . . . . . . .36312.3.4.11 Control Descriptor Cursor 4 Register (CtrlDescCursor_4) . . . . . . . .36312.3.4.12 DCU Mode Register (DCU_MODE) . . . . . . . . . . . . . . . . . . . . . . . . .36412.3.4.13 BGND Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36612.3.4.14 DISP_SIZE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36712.3.4.15 HSYN_PARA Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36812.3.4.16 VSYN_PARA Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36812.3.4.17 SYN_POL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36912.3.4.18 Threshold Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37012.3.4.19 Interrupt Status Register (INT_STATUS) . . . . . . . . . . . . . . . . . . . . .37112.3.4.20 Interrupt Mask Register (INT_MASK) . . . . . . . . . . . . . . . . . . . . . . . .37312.3.4.21 COLBAR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37512.3.4.22 Divide Ratio (DIV_RATIO) register . . . . . . . . . . . . . . . . . . . . . . . . . .37912.3.4.23 SIGN_CALC_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38012.3.4.24 SIGN_CALC_2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38112.3.4.25 CRC_VAL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38112.3.4.26 PDI Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .382



12.3.4.27 PDI Status Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38312.3.4.28 Parameter Error Status (PARR_ERR) register . . . . . . . . . . . . . . . . .38412.3.4.29 Mask PARR_ERR Status register . . . . . . . . . . . . . . . . . . . . . . . . . .38712.3.4.30 THRESHOLD_INP_BUF_1 Register . . . . . . . . . . . . . . . . . . . . . . . .38912.3.4.31 THRESHOLD_INP_BUF_2 Register . . . . . . . . . . . . . . . . . . . . . . . .38912.3.4.32 LUMA Component Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39012.3.4.33 Red Chroma Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39112.3.4.34 Green Chroma Component Register . . . . . . . . . . . . . . . . . . . . . . . .39112.3.4.35 Blue Chroma Component Register . . . . . . . . . . . . . . . . . . . . . . . . . .39212.3.4.36 CRC_POS Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39312.3.4.37 FG0_FCOLOR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39312.3.4.38 FG0_bcolor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39412.3.4.39 Global Protection Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39512.3.4.40 Soft Lock Bit Register L0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39612.3.4.41 Soft Lock Bit Register L1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39712.3.4.42 Soft Lock DISP_SIZE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39912.3.4.43 Soft Lock HSYNC/VSYNC PARA Register . . . . . . . . . . . . . . . . . . . .40012.3.4.44 Soft Lock POL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40112.3.4.45 Soft Lock L0_TRANSP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .40112.3.4.46 Soft Lock L1_TRANSP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .402

12.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40312.4.1 Graphic sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40312.4.2 TFT LCD panel configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40412.4.3 DCU mode selection and background color . . . . . . . . . . . . . . . . . . . . . . . . . . .40612.4.4 Proper sequence for enabling and disabling the DCU . . . . . . . . . . . . . . . . . . .40612.4.5 Layer configuration and blending . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .407

12.4.5.1 Blending priority of layers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40712.4.5.2 Control Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41012.4.5.3 Layer size and positioning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41012.4.5.4 Graphics and data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41112.4.5.5 Alpha and Chroma-key blending . . . . . . . . . . . . . . . . . . . . . . . . . . . .41312.4.5.6 Transparency mode and blending . . . . . . . . . . . . . . . . . . . . . . . . . . .42012.4.5.7 Luminance mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42312.4.5.8 Tile mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .423

12.4.6 Hardware cursor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42412.4.7 CLUT/Tile RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42612.4.8 Gamma correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .427

12.5 Timing, error and interrupt management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42712.5.1 Synchronizing to panel frame rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42812.5.2 Managing the DCU FIFOs and DMA activity . . . . . . . . . . . . . . . . . . . . . . . . . .42812.5.3 Error detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43012.5.4 Interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .430

12.6 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43112.6.1 Operation of scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43112.6.2 List of protected registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432



12.7 Safety mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43212.7.1 CRC area description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .433

12.7.1.1 Relationship between various input signals . . . . . . . . . . . . . . . . . . . .43312.7.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43512.7.3 Programming for Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43612.7.4 Programming of Tag mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .436

12.8 Parallel Data Interface (Camera Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43612.8.1 ITU-R BT.656 sync information extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . .43712.8.2 PDI interface description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .438

12.8.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43812.8.2.2 PDI interaction with other modules . . . . . . . . . . . . . . . . . . . . . . . . . . .43912.8.2.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44012.8.2.4 Normal and Narrow mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44012.8.2.5 Modes of operation based on sync extraction . . . . . . . . . . . . . . . . . .44212.8.2.6 Mode of operation depending on PDI_datain . . . . . . . . . . . . . . . . . . .44612.8.2.7 PDI-related interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .447

12.9 DCU initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44712.10Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .448

Chapter 13 DMA Channel Mux (DMACHMUX)

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44913.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44913.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44913.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450

13.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45013.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450

13.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45013.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .451

13.3.1.1 Channel configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45113.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .454

13.4.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . . . . . . . .45413.4.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . . . . . . .45613.4.3 Always-enabled DMA sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .456

13.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45713.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45713.5.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .457

13.5.2.1 Enabling a source with periodic triggering . . . . . . . . . . . . . . . . . . . . .45713.5.2.2 Enabling a source without periodic triggering . . . . . . . . . . . . . . . . . . .45813.5.2.3 Disabling a source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45913.5.2.4 Switching the source of a DMA channel . . . . . . . . . . . . . . . . . . . . . . .459



Chapter 14 e200z0h Core

14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46114.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .461

14.2.1 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46214.2.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46314.2.1.2 Instruction unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46314.2.1.3 Integer unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46414.2.1.4 Load/store unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46414.2.1.5 e200z0h system bus features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .464

14.3 Core registers and programmers model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46414.3.1 Unimplemented SPRs and Read-only SPRs . . . . . . . . . . . . . . . . . . . . . . . . . .467

14.4 Instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .467

Chapter 15 Enhanced Direct Memory Access (eDMA)

15.1 Information specific to this device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46915.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .469

15.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46915.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47015.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .471

15.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47615.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .478

15.3.1.1 DMA Control Register (DMACR) register . . . . . . . . . . . . . . . . . . . . . .47815.3.1.2 DMA Error Status (DMAES) register . . . . . . . . . . . . . . . . . . . . . . . . .48115.3.1.3 DMA Enable Request (DMAERQH, DMAERQL) registers . . . . . . . . .48315.3.1.4 DMA Enable Error Interrupt (DMAEEIH, DMAEEIL) registers . . . . . .48415.3.1.5 DMA Set Enable Request (DMASERQ) register . . . . . . . . . . . . . . . .48515.3.1.6 DMA Clear Enable Request (DMACERQ) register . . . . . . . . . . . . . . .48615.3.1.7 DMA Set Enable Error Interrupt (DMASEEI) register . . . . . . . . . . . . .48615.3.1.8 DMA Clear Enable Error Interrupt (DMACEEI) register . . . . . . . . . . .48715.3.1.9 DMA Clear Interrupt Request (DMACINT) register . . . . . . . . . . . . . . .48815.3.1.10 DMA Clear Error (DMACERR) register . . . . . . . . . . . . . . . . . . . . . . .48815.3.1.11 DMA Set START Bit (DMASSRT) register . . . . . . . . . . . . . . . . . . . .48915.3.1.12 DMA Clear DONE Status (DMACDNE) register . . . . . . . . . . . . . . . .48915.3.1.13 DMA Interrupt Request (DMAINTH, DMAINTL) registers . . . . . . . . .49015.3.1.14 DMA Error (DMAERRH, DMAERRL) registers . . . . . . . . . . . . . . . . .49115.3.1.15 DMA Hardware Request Status (DMAHRSH, DMAHRSL) registers 49215.3.1.16 DMA General Purpose Output Register (DMAGPOR) register . . . .49315.3.1.17 DMA Channel n Priority (DCHPRIn), n = 0,..., {15,31,63} registers .49415.3.1.18 Transfer Control Descriptor (TCD) . . . . . . . . . . . . . . . . . . . . . . . . . .495

15.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50515.4.1 DMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50515.4.2 DMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .506



15.4.3 DMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50915.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .512

15.5.1 DMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51215.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51315.5.3 DMA arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .514

15.5.3.1 Fixed group arbitration, fixed channel arbitration . . . . . . . . . . . . . . . .51415.5.3.2 Round-robin group arbitration, fixed channel arbitration . . . . . . . . . . .51415.5.3.3 Round-robin group arbitration, round-robin channel arbitration . . . . .51415.5.3.4 Fixed group arbitration, round-robin channel arbitration . . . . . . . . . . .515

15.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51515.5.4.1 Single request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51515.5.4.2 Multiple requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .516

15.5.5 TCD status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51815.5.5.1 Minor loop complete . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51815.5.5.2 Active channel TCD reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51815.5.5.3 Preemption status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .519

15.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51915.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .520

15.5.7.1 Dynamic priority changing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52015.5.7.2 Dynamic channel linking and dynamic scatter/gather . . . . . . . . . . . . .520

15.5.8 Hardware request release timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .521

Chapter 16 Error Correction Status Module (ECSM)

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52316.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52316.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52316.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52316.4.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .524

16.4.2.1 Processor Core Type (PCT) register . . . . . . . . . . . . . . . . . . . . . . . . .52516.4.2.2 Revision (REV) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52516.4.2.3 Miscellaneous Reset Status Register (MRSR) . . . . . . . . . . . . . . . . . .52516.4.2.4 Miscellaneous Wakeup Control Register (MWCR) . . . . . . . . . . . . . . .52616.4.2.5 Miscellaneous Interrupt Register (MIR) . . . . . . . . . . . . . . . . . . . . . . .52716.4.2.6 Miscellaneous User-Defined Control Register (MUDCR) . . . . . . . . . .52816.4.2.7 ECC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52916.4.2.8 ECC Configuration Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . .52916.4.2.9 ECC Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53016.4.2.10 ECC Error Generation Register (EEGR) . . . . . . . . . . . . . . . . . . . . .53216.4.2.11 Flash ECC Address Register (FEAR) . . . . . . . . . . . . . . . . . . . . . . . .53516.4.2.12 Flash ECC Master Number Register (FEMR) . . . . . . . . . . . . . . . . . .53616.4.2.13 Flash ECC Attributes (FEAT) register . . . . . . . . . . . . . . . . . . . . . . . .53616.4.2.14 Flash ECC Data Register (FEDR) . . . . . . . . . . . . . . . . . . . . . . . . . .53716.4.2.15 RAM ECC Address Register (REAR) . . . . . . . . . . . . . . . . . . . . . . . .538



16.4.2.16 RAM ECC Syndrome Register (RESR) . . . . . . . . . . . . . . . . . . . . . .53816.4.2.17 RAM ECC Master Number Register (REMR) . . . . . . . . . . . . . . . . . .54016.4.2.18 RAM ECC Attributes (REAT) register . . . . . . . . . . . . . . . . . . . . . . . .54016.4.2.19 RAM ECC Data Register (REDR) . . . . . . . . . . . . . . . . . . . . . . . . . . .541

16.4.3 High-priority enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54216.4.4 Spp_ips_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542

Chapter 17 Flash Memory

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54517.2 Program flash memory (code flash 0 and code flash 1) . . . . . . . . . . . . . . . . . . . . . . . .545

17.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54517.2.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54617.2.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54617.2.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547

17.2.4.1 Macrocell structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54717.2.4.2 Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .548

17.2.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55117.2.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55217.2.5.2 Power-Down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55317.2.5.3 Low-Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .553

17.2.6 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55417.2.6.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .55517.2.6.2 Low/Mid Address Space Block Locking Register (LML) . . . . . . . . . . .56017.2.6.3 Non-Volatile Low/Mid Address Space Block Locking Register (NVLML) .

56117.2.6.4 High Address Space Block Locking Register (HBL) . . . . . . . . . . . . . .56317.2.6.5 Non-Volatile High Address Space Block Locking Register (NVHBL) .56317.2.6.6 Secondary Low/Mid Address Space Block Locking Register (SLL) . .56417.2.6.7 Non-volatile Secondary Low/Mid Address Space Block Locking Register

(NVSLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56517.2.6.8 Low/Mid aDdress Space Block Select Register (LMS) . . . . . . . . . . . .56717.2.6.9 High Address Space Block Select Register (HBS) . . . . . . . . . . . . . . .56817.2.6.10 Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56917.2.6.11 Bus Interface Unit 0 register (BIU0) . . . . . . . . . . . . . . . . . . . . . . . . .57117.2.6.12 Bus Interface Unit 1 register (BIU1) . . . . . . . . . . . . . . . . . . . . . . . . .57117.2.6.13 Bus Interface Unit 2 register (BIU2) . . . . . . . . . . . . . . . . . . . . . . . . .57217.2.6.14 Non-volatile Bus Interface Unit 2 register (NVBIU2) . . . . . . . . . . . . .57217.2.6.15 User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57317.2.6.16 User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57517.2.6.17 User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57617.2.6.18 User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . .57617.2.6.19 User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . .57717.2.6.20 User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . .57817.2.6.21 User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . .578



17.2.6.22 User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . .57917.2.6.23 Non-volatile private censorship PassWord 0 register (NVPWD0) . .58017.2.6.24 Non-Volatile Private Censorship Password 1 Register (NVPWD1) .58117.2.6.25 Non-volatile System Censoring Information 0 register (NVSCI0) . . .58117.2.6.26 Non-Volatile System Censoring Information 1 register (NVSCI1) . .58217.2.6.27 Non-Volatile User Options register (NVUSRO) . . . . . . . . . . . . . . . .583

17.2.7 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58417.2.7.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58417.2.7.2 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59217.2.7.3 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592

17.3 Data flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59417.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59417.3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59417.3.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59517.3.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596

17.3.4.1 Macrocell structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59617.3.4.2 Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596

17.3.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59817.3.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59817.3.5.2 Power-Down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59917.3.5.3 Low-Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599

17.3.6 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60017.3.6.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .60117.3.6.2 Low/Mid Address Space Block Locking Register (LML) . . . . . . . . . . .60517.3.6.3 Non-Volatile Low/Mid Address Space Block Locking Register (NVLML) .

60617.3.6.4 High Address Space Block Locking Register (HBL) . . . . . . . . . . . . . .60817.3.6.5 Non-Volatile High Address Space Block Locking Register (NVHBL) .60817.3.6.6 Secondary Low/Mid Address Space Block Locking Register (SLL) . .60917.3.6.7 Non-Volatile Secondary Low/Mid Address Space Block Locking Register

(NVSLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61017.3.6.8 Low/Mid Address Space Block Select Register (LMS) . . . . . . . . . . . .61217.3.6.9 High Address Space Block Select Register (HBS) . . . . . . . . . . . . . . .61317.3.6.10 Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61417.3.6.11 User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61617.3.6.12 User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61817.3.6.13 User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61817.3.6.14 User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . .61917.3.6.15 User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . .62017.3.6.16 User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . .62017.3.6.17 User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . .62117.3.6.18 User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . .622

17.3.7 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62217.3.7.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62217.3.7.2 Double Word program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .623



17.3.7.3 Sector erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62517.3.7.4 User Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .627

17.3.8 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63117.3.8.1 ECC algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63117.3.8.2 Bit manipulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63117.3.8.3 EEPROM emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632

17.3.9 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63217.3.9.1 Modify protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63217.3.9.2 Censored mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633

17.4 Platform flash controller (PFLASH2P_LCA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63317.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633

17.4.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63617.4.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63617.4.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639

17.4.2 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63917.4.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639

17.4.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63917.4.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641

17.4.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64817.4.4.1 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64917.4.4.2 Read cyclesbuffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64917.4.4.3 Read cyclesbuffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65017.4.4.4 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65017.4.4.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65017.4.4.6 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65117.4.4.7 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65117.4.4.8 Bank 0 and 2 page read buffers and prefetch operation . . . . . . . . . .65117.4.4.9 Bank1 temporary holding registers . . . . . . . . . . . . . . . . . . . . . . . . . . .65417.4.4.10 Input port arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65417.4.4.11 Read-While-Write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65517.4.4.12 Wait-State emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65617.4.4.13 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .657

17.5 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66317.5.1 Background . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66317.5.2 Flash memory setting recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . .664

Chapter 18 FlexCAN

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66918.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66918.1.2 FlexCAN module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67018.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671

18.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67118.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67118.2.2 Signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672



18.2.2.1 CAN Rx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67218.2.2.2 CAN Tx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

18.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67218.3.1 FlexCAN memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67218.3.2 Message Buffer structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67418.3.3 Rx FIFO Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67718.3.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .679

18.3.4.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .67918.3.4.2 Control Register (CTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68318.3.4.3 Free Running Timer (TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68618.3.4.4 Rx Global Mask (RXGMASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68718.3.4.5 Rx 14 Mask (RX14MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68818.3.4.6 Rx 15 Mask (RX15MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68818.3.4.7 Error Counter Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68818.3.4.8 Error and Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .69018.3.4.9 Interrupt Mask Register High (IMRH) . . . . . . . . . . . . . . . . . . . . . . . . .69218.3.4.10 Interrupt Mask Register Low (IMRL) . . . . . . . . . . . . . . . . . . . . . . . . .69318.3.4.11 Interrupt Flag Register High (IFRH) . . . . . . . . . . . . . . . . . . . . . . . . .69418.3.4.12 Interrupt Flag Register Low (IFRL) . . . . . . . . . . . . . . . . . . . . . . . . . .69418.3.4.13 Rx Individual Mask Registers (RXIMR0RXIMR63) . . . . . . . . . . . . .696

18.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69718.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69718.4.2 Transmit process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69818.4.3 Arbitration process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69818.4.4 Receive process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69918.4.5 Matching process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70018.4.6 Data coherence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .702

18.4.6.1 Transmission abort mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70218.4.6.2 Message Buffer deactivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70318.4.6.3 Message Buffer lock mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . .703

18.4.7 Rx FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70418.4.8 CAN protocol related features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .705

18.4.8.1 Remote frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70518.4.8.2 Overload frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70618.4.8.3 Time stamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70618.4.8.4 Protocol timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70618.4.8.5 Arbitration and matching timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .709

18.4.9 Modes of operation: details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71018.4.9.1 Freeze mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71018.4.9.2 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710

18.4.10Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71118.4.11Bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711

18.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71218.5.1 FlexCAN initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71218.5.2 FlexCAN Addressing and RAM size configurations . . . . . . . . . . . . . . . . . . . . .713



Chapter 19 IEEE 1149.1 Test Access Port Controller (JTAGC)

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71519.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71519.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71519.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71619.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .716

19.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71619.5.2 IEEE 1149.1-2001 defined test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .716

19.5.2.1 Bypass mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71719.5.2.2 TAP sharing mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .717

19.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71819.7 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .718

19.7.1 Instruction register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71919.7.2 Bypass register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71919.7.3 Device Identification register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .719

MPC5606S Microcontroller Reference Manual

Documents

Transcript of MPC5606S Microcontroller Reference Manual