Mixed Signal SOC Circuit Design

2004. 11. 26 TiTech A. Matsuzawa 1

無線通信デバイスの技術動向

松澤昭

東京工業大学

大学院理工学研究科

電子物理工学専攻


Contents

• 全体の方向性

• CMOSアナログ・RF技術

• 今度のデバイス性能動向

• アーキテクチャ・回路技術

• 研究室紹介

• まとめ


全体の方向性


ワイアレスシステム

今後増大するワイアレスシステムの規格LSIの開発を合理的に進める必要がある。


マルチスタンダード化

IMT-2000RF

GSMRF

BluetoothRF

GPSRF

GPSBB

BluetothBB

GSMBB

IMT-2000BB

MCU

Power

ReconfigurableRF DSP

Unification

Yrjo Neuvo, ISSCC 2004, pp.32

Multi-standards and multi chipsThe cellular phone needs 11 wireless standardin the future!!

たくさんのワイアレス規格を携帯に実装する必要が出てく

Current

Future

RF部分の統 BB部分の統


チップ構成の方向

RF+IF+アナログBB

RF+IF+アナログBB

ADC/DAC+デジタルBBADC/DAC

+デジタルBB アプリチップアプリチップ

RF+IF+アナログBB+ADC/DAC

RF+IF+アナログBB+ADC/DAC

デジタルBB+アプリ

デジタルBB+アプリ

微細CMOSもしくは

アナログ

デジタル

現

今

ADC, DACを含むアナログRF回路がSoCに全て集積される方

RF+BBRF+BB 微細近い将


最新の携帯電話用RF CMOSチップ

Infineon, GSM用, 0.13um 2004年夏より量産

QUALCOM, CDMA2000用, 2005年より量産

TI, GSM用, 90nm

日経エレクトロニクス2004年11-22号


RF CMOSチップの開発状況

ワイアレスLANはCMOSで決まり。携帯電話もCMOS化が急速に進



ワンチップ化への流れ



現在のアーキテクチャ

RF IRF RF IRFLNA 1st Mixer 2nd MixerVGA LPF ADCTo Digital

IF SAW

1st Synthesizer 2nd Synthesizer

1) Super Heterodyne

2) Homodyne (Zero IF)

LNA Mixer LPF ADCTo Digital

VGA

Synthesizer

3) Low IF

LNA Mixer BPF ADCVGA

Synthesizer

1-2 GHz1.2-2.2 GHz

250 MHz 20 MHz

1-2 GHz

1-2 GHz

LPFMixer

1-2 GHz 50 MHzOSC1-2 GHz

Digital processing

（Larger power, cost）

（Lower power and cost, however... , ）

DC offsetLo leak1/f noise

(Middle position）

A simpler architecture should be chosen to reduce power, area, and cost.

Image reject??


今後のアーキテクチャ

4) Low IF with

LNA Mixer BPF Quantizer

Synthesizer

LPFMixer

1-2 GHz 50 MHzOSC

1-2 GHz

Digital processingΣΔAD

5) Digital architecture

LNA LPF Quantizer

Synthesizer

LPFMixer

1-2 GHzOSC

1-2 GHz

Digital processingΣΔADSampleddata LPF

アナログ回路をできるだけデジタル回路に置き換える方ADCの開発が鍵になる。

K. Muhammad (TI), et al., ISSCC2004, pp.268

Bluetooth receiver0.13um CMOS1.5V


RF CMOSチップのSoC化

M. Zargari (Atheros), et al., ISSCC 2004, pp.96 K. Muhammad (TI), et al., ISSCC2004, pp.268

Discrete-time Bluetooth0.13um, 1.5V, 2.4GHz

Wireless LAN, 802.11 a/b/g0.25um, 2.5V, 23mm2, 5GHz

SoC


Cost up issue by analog parts

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

0.35um 0.25um 0.18um 0.13um0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

0.35um 0.25um 0.18um 0.13um

（0.35um : 1）

Chip area Chip cost

I/OAnalog

Digital

Wafer cost increases 1.3xfor one generation

The cost of mixed A/D LSI will increase when using a deep sub-micron device, due to the increase of the cost of non-scalable analog parts.

Large analog may be unacceptable.Some analog circuits should be replaced by digital circuits


アナログ・RF回路の面積

RF CMOS SoIにおいてはアナログ・RFの面積は15%程度まで抑えなければならない。


CMOS アナログ・RF技術


Why CMOS?

• Low cost– Must be the biggest motivation– CMOS is 30-40% lower than Bi-CMOS

• High level system integration– CMOS is one or two generations advanced– CMOS can realize a full system integration

• Stable supply and multi-foundries– Fabs for SiGe-BiCMOS are very limited.

Slow price decrease and limited product capability• Easy to use

– Universities and start-up companies can use CMOS with low usage fee, but SiGe is difficult to use such programs.


Wafer cost example

0

500

1000

1500

2000

2500

3000

3500

4000

4500

0.35

_C

0.25

_C0.

25Si

Ge_

BC0.

25_S

iGe_

BC0.

18um

_C0.

15um

_C0.

13um

_C

7M

6M

5M

4M

3M

Low costSiGe

45%45% 23%

30%

Dataquest March 2001+SiGe estimation

Wafer cost of SiGe BiCMOS is 30-40% higher than CMOS at the same generation,however almost same as one generation advanced CMOS.


RF CMOS device technology

RFCMOS

RFCMOS

Thicker MetalVaractor

High Rsub

Small lossESD High-R

LargerCap.

SmallMismatch

Conventional CMOS technologyConventional CMOS technology

Higher voltage

Hi-Q inductor

RF CMOS needs some process options,however significant cost increase can’t be accepted.


MOS vs SiGe-Bip

MOS SiGe-Bip

GmmVI

VI ds

eff

ds

1002

≈

⎟⎟⎠

⎞⎜⎜⎝

⎛ mVI

UI ds

T

ds

26≈

4x

fTpeak2

1

bW≈

g

sat

Lv

∝Almost same

Fmin2

702

21 ⎟⎟⎠

⎞⎜⎜⎝

⎛++≈

Tm

p

ff

gG

.2

2502

21 ⎟⎟⎠

⎞⎜⎜⎝

⎛++≈

Tm

p

ff

gG

.

Lower and low Id

(larger gm)

V*fT 100VGHz 200VGHz2x


MOS vs SiGe-Bip

MOS SiGe-BipRg,Rb

Same

1/f noiseMuch better

Mismatch )()(

umLWnmTmV ox≈

Better

Cost (SiGe-BiCMOS)

Low gm or larger currentVoltage loweringGeometry dependence

High gm or smaller currentLow noise and mismatchLess geometry dependence


チャネル長の選定

LW

LLWVT ≡=∝Δ α

αQ

11

31.LS =

ds

OXVT

eff

T

ds

ds

nIC

LVV

II μσ 22

≈Δ

=Δ

Lro ≈

LLWVn

11≈∝

Log L小さ大き

Log

大き

VTばらつ

トランジスタの面

電流源ばらつ

出力抵

1/fノイ

ゲート容2LLWCC oxgs ∝=

DCゲイ LrgG om ∝=

周波数特 LGCLCCg

gdoxp

mT ++

∝ 2ω

Lにより性能が変わる。

さまざまな考慮で最適点を決めていく。


CMOSのアナログ特性の特徴

• gm/Idsはバイポーラの1/3程度

• スケーリングによりfTは向上、しかし、動作電圧は低下

• スイッチと容量が使用できる

• 相補回路が実現し易い

• 入力インピーダンスが高い

• 電圧可変コンダクタンスが実現可能

• バイポーラのようにキャリア蓄積の影響が無い

• ミスマッチ電圧や1/fノイズが大きい

• 精度（ミスマッチ電圧・容量）や1/fノイズはサイズ依存が大きい

• 基板の影響を受けやすい

• デジタルとの混載が容易

• Bi-CMOSに比べて低コスト


Principal design for RF CMOS

• Use small size devices and compensate the accuracy and 1/f noise degradation.– Small parasitic capacitance is imperative.

• Much smaller capacitance is needed to keep higher cutoff frequency under the lower gm condition

– Small size results in increase of mismatch voltage and 1/f noise• Should be addressed by analog or digital compensation,

not by increase of device size.

• Keep the voltage swing high as possible to realize higher SNR– The noise level is higher and gm is lower than those of bipolar.

• Use digital technology rather than analog technology– Performance increase and power and area decrease are promised

by scaling. Analog is not so.


Scaling Rule: Basic principle of LSI technology

tox

L

W

ScalingDevice/Circuit parameter Scaling FactorDevice dimensions L, W, Tox 1/SDoping concentration SVoltage 1/SField 1Current 1/SGate Delay 1/SPower dissipation/device 1/S2

Scaling rule can improve almost all the performances of LSI

2≈S

Scaling also realizes higher integration and lower LSI cost.


Difficulty of analog in LSI technology

RuleDesign　1

tox

L

W

XjLeff

0.7x

Perf

orm

ance

(Log

)

Scaling

(Log)

Integration2

1L

∝

Speed 5.1

1L

∝

Dynamic range =

5.1L∝Noise + mismatch

Signal swing

Scaling Rule

New circuit technology or architecture are needed

Dynamic range has been reduced with the technology scaling.


Scaled CMOS technologyCurrent Scaled CMOS technology is very artistic.


Performance trend of micro-processors

2 times/

2 years

1994 1995 1996 1997 1998 1999 2000

300MHz

200MHz

400MHz500MHz

700MHz

1GHz

100MHz

(CY)

21064

21164

2116421164 21264

21264

Pentium

R4400P6

P6 P6P6MMX2

P7

Merced

R3000 V810

R4200

SuuperSparcR3900

SH3

R4300 SH3

R4300SA110US

R4400 Pentium MMX

SH4 V830R

V832

R12000PPC604e

US-2

US-3

IBM

NEC

R14000

2001 2002SH2

V830

R10000R5000

SA110

PPC750R10000 Embedded

High-endPC

Year

Ope

ratin

g fr

eque

ncy

Performance of micro-processors has increased with device scaling.


GHz operation by CMOS

inT

Cgmfπ2

≡

Cutoff frequency of MOS becomes higher along with technology scalingand now attains over 100GHz.

1995 2000 2005

1G

10G

100G

100M

Freq

uenc

y (H

z)

200M

500M

2G

5G

20G

50GfT : Bipolar (w/o SiGe)

fT

Year

eff

satTpeak

Lvfπ2

≈

D R/C for HDDIEEE 1394

/60 (CMOS )Digital circuits

fT : CMOS

0.35um

0.25um0.18um

0.13um

fT

CellularPhone

/10 (CMOS )

CDMA

RF circuits

5GHz W-LAN


Minimum noise figure: Fmin

qm

qmT

o

gg

ffF

eemin

RR

καδ

καγ

+⎟⎠⎞

⎜⎝⎛ +⎟⎟

⎠

⎞⎜⎜⎝

⎛+≈

212

Imput

Output

L1

LsCpi

Rsub

M1

M2

High fT and low gate resistance.Small current in substrate.PAD and ESD structure.

Fmin has been improved , however saturated at 1dB.

Technical points


Ids and Veff optimization

WIV ds

eff ∝

sdseffsmLNA

LNA rIVrgFIIPDR ≈∝

−∝

13

Veff

NF

Gain

3rd

distortion

dB

Adjust the Ids and Veff for optimization of a gain, a noise and a distortion.

Lower Ids

effVIIP

Higher Ids

∝3

Dynamic range of LNA is proportional to the Ids.

L

moi CgQQGainω

≈

動作電流の設定

Veff の設定

NF, IP3, Gain整合などのチェック

OK?YES

NO

大きいほど高性能

高：gm小、fT高、歪小低： gm小、fT低、歪大

Veff 高, W小Veff 小, W大


Mixer

Lo Lo

LoLo

Vin

Vin

Vo Vo

No conversion gainNo isolation, Bi-directional

Lo Lo

Vo

Vin

Lo

Vo

Vin

RL

RL

Larger powerLarger distortionLarger 1/f noise

High conversion gainHigh isolation

Low powerHigh linearityNo 1/F noise

Active mixer (same as bipolar) Passive mixer (MOS only)

The passive mixer can be realized by CMOS only.High linearity, no 1/f noise effect, and low power are learized.


1/f noise1/f noise of MOS is larger than that of bipolar.

22 , oxvfvf

nf TSff

LWSV ∝

Δ=

For the lower 1/f noise, the larger gate area is needed.


1/f noise generation

1/f noise can be expressed as small imbalance signal to the differential pair.

This voltage modulates the switching timing.

This effect can be expressed as a narrow current pulse train

Filtered (Integrated) pulse train generates 1/f noise on the Load.

H. Darabi and A. Abidi; JSC, vol. 35, No. 1, pp.15-25, Jan. 2000

1/f noise from mixer circuits causes serious problem in direct conversion and low IF conversion.


L

C

L

CVc

Vb

Vo VoL

C

L

C

Vb

Vc

Vo Vo

L

C

L

C

Vb

Vc

Vo Vo

Cx

LxCsHi-Z at 2fo

(a) (b)(c)

CMOS oscillator circuits

Basic Low power (gm is higher) Low noise by filtering

E. Hegazi, ISSCC 2001


Optimization

Bias currentIopt

Phase noise Oscillationamplitude

2Vdd

Large VddLarge Veff1, but take care of Vo reductionLarge L1, W1 to reduce 1/f noiseProper W/L for M2, M3Higher QLarger QLind for Lower Iopt

2

1

212 ⎟⎟

⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛+⋅⋅⋅=

m

o

effdd

indo

ddm f

fVVQ

LV

kTfL,

min )( ωγ

Careful optimization reduces the oscillator phase noise.

L

C

L

C

Vb

Vc

Vo Vo

M1: Veff1, L1, W1

M2 M3

Small W2, W3 for higher amplitude and low CpSufficient W2, W3 for acceptable gm


Oscillator phase noise progressThe phase noise in CMOS oscillator becomes lower than that of bipolar.

⎟⎟⎠

⎞⎜⎜⎝

⎛⋅⋅∝

m

o

o

mff

QVfL 22

11)(

The larger voltage swing in MOS Oscillator realizes lower oscillation phase noise.

(High Q inductance is also very effective to reduce phase noise)


Advantage of SiGe Bi-CMOS

Alcatel1) OkiProcess

Chip sizeﾞ

Id

Rx_Sens.

Tx_Power

Rx

Tx

Broadcom Conexant MitsubishiCMOS0.25um

40.1mm2

50mA

-80dBm

+2dBm

70mA

CMOS0.35um

18.0mm2

47mA

-77dBm

+2.5dBm

66mA

CMOS0.35um

46mA

-80dBm

+5dBm

47mA

SiGe-BiCMOS0.5um

12mA

-78dBm

+2dBm

16.4mA

Si-BiCMOS0.5um

34.4mA

44.0mA

-80dBm

0dBm

17.0mm2

Vdd 2.7-3.3V1.8-3.6V3V(?)2.7-3.3V2.5V

SiGe Bip has a great advantage in power consumption


ファウンドリーの状況

CMOSは90nm, SiGe BiCMOSは0.13umが開発


Potential and limitation of RF CMOS

• Potential– RF CMOS are going to be major in wireless products.– SiGe Bi-CMOS technology will be used for only extremely low

noise and low power RF products.– 60GHz or 100GHz CMOS circuits has already developed.

• Limitation– For low noise and low power characteristics in RF circuit,

SiGe bipolar technology must be better than CMOS. – High power PA will not be integrated on scaled CMOS chip,

due to low efficiency and needs low voltage operation.– Use of further advanced technology beyond 90nm would has

some issues. This is because low analog operating voltage of less than 0.9V and chip and development cost increase.


Principal design for RF CMOS

• Use small size devices and compensate the accuracy and 1/f noisedegradation.– Small parasitic capacitance is imperative.

• Much smaller capacitance is needed to keep higher cutoff frequency under the lower gm condition

– Small size results in increase of mismatch voltage and 1/f noise• Should be addressed by analog or digital compensation,

not by increase of device size.

• Keep the voltage swing on a high as possible to realize higher SNR– The noise level is higher and gm is lower than those of bipolar.

• Use the digital technology rather than the analog technology– Performance increase and power and area decrease are promised by

scaling. Analog is not so.


Expectation for new passive devices

• However, passives are still important– High Q inductance

• VCO: reduce power and phase noise• LNA: reduce power and noise figure

– Tunable inductor• Multi frequency, yet single inductance.• Reconfigurable RF circuits

– RF band pass filter – RF switches

• TX/RX• Select frequency bands to address multi-standards• Reconfigurable RF circuits

– On chip solid reference Oscillator

This would sound inconsistent with RF CMOS technology

RF CMOS technology is going to reducing analog and passive components.


Variable InductorSliding plate can vary inductance by 50%.Wide tunable range VCO (2.4GHz to 5.1GHz) has been realized.


RF MEMS switch

J. DeNatale, ISSCC 2004, pp. 310

Mechanical low-loss integrated switch enables;

Select or change inductance and capacitanceSelect signals and circuits;As a result, enables reconfigurable RF circuits


Micromechanical-Disc Reference Oscillator

Fo=61MHzQ=48,000-145dBc/Hz far-end-115dBc/Hz @ 1KHz

Yu-Wei Lin, et al., ISSCC 2004, pp. 322

MEMS technology will realize an on-chip solid reference oscillator


Summary

• RF-CMOS technology– Becomes major

• Performance increase and full system integration due to scaling• Development of suitable circuits and architecture• Small analog and large digital is a right way• Low cost and huge supply capacity

– However, some issues• For low power and now noise, SiGe Bi-CMOS is better• LV design and cost-up issues on further scaled CMOS beyond

90nm• Expectation of new passive device

– Great demand for reconfigurable RF circuits:• Switches for the reconfigurability• On chip RF filter and Oscillator• High quality and tunable inductance


Future device trend


現在のSoC用トランジスタ

現在のSoCの量産プロセスである0.13umルールのトランジスタ

原子レベルの制御が求められる。

松下電器


CMOSの微細化と高周波特性の向上

微細化とfTの上昇は今後も続くが、、、


微細化と動作電圧

微細化による動作電圧の低下は緩和されたものの今後のCMOSは1V以下の電圧で動作さなければならない。


微細化とノイズ

微細化とともに熱雑音係数は増大微細化とともに1/fノイズは減少するがHi-Kの導入は1/fノイズを増大させる。


1/fノイズとVTミスマッチトレンド

・1/fノイズの係数は比較的順調に減少と予・VTミスマッチはあまり改善されないと予測

C. H. Diaz, et al., IEEE, Tran on ED, Vol. 50, pp.557-566、２００３


微細デバイスのドレイン抵抗

ds

effA

dsds I

VVg

r+

≈≡1

微細デバイスではポケット注入を用いていることによりチャネル長を伸ばしてもVAつまりはドレイン抵抗はあまり上がらない。つまり、微細プロセスではDC利得が極めてあげにくいことを意味する。

D, Buss, et al., IEEE, Tran on ED, Vol. 50, pp.546-556、２００３


インダクタンストレンド

・配線層数の増加や最上層配線の厚膜化などによりインダクタンスのQは増加傾

C. H. Diaz, et al., IEEE, Tran on ED, Vol. 50, pp.557-566、２００３

最近のインダクタは6um程度の厚さを用いて20以上のQを得ているものもある。


アーキテクチャと回路技術


現在のアーキテクチャ

RF IRF RF IRFLNA 1st Mixer 2nd MixerVGA LPF ADCTo Digital

IF SAW

1st Synthesizer 2nd Synthesizer

1) Super Heterodyne

2) Homodyne (Zero IF)

LNA Mixer LPF ADCTo Digital

VGA

Synthesizer

3) Low IF

LNA Mixer BPF ADCVGA

Synthesizer

1-2 GHz1.2-2.2 GHz

250 MHz 20 MHz

1-2 GHz

1-2 GHz

LPFMixer

1-2 GHz 50 MHzOSC1-2 GHz

Digital processing

（Larger power, cost）

（Lower power and cost, however... , ）

DC offsetLo leak1/f noise

(Middle position）

A simpler architecture should be chosen to reduce power, area, and cost.

Image reject??


今後のアーキテクチャ

4) Low IF with ΣΔADC

LNA Mixer BPF Quantizer

Synthesizer

LPFMixer

1-2 GHz 50 MHzOSC

1-2 GHz

Digital processingΣΔADC

5) Digital architecture

LNA LPF Quantizer

Synthesizer

LPFMixer

1-2 GHzOSC

1-2 GHz

Digital processingΣΔADCSampleddata LPF

アナログ回路をできるだけデジタル回路に置き換える方ADCの開発が鍵になる。


Bluetooth receiver0.13um CMOS1.5V


技術の選択枝

バイポー CMOS

時間連続時間離散

最適化技補正技

デジタル信号処

デジタ制御

アナログ技デジタル技

アナ・デジ混在技


アナ・デジ混載SoCの開発戦略

アナログ回路アナログ回路 A/D・D/Aコンバータ

A/D・D/Aコンバータデジタル回路デジタル回路外部信

アナデジ混載システの一般構成

最適なシステム・回路構成をいかに実現する

・性能：感度・エラーレート・セパレーション・消費電力：トータルでの低消費電力・機能：複数規格への対応・プログラマビリ・コスト：プロセスコスト（オプション）・占有面積・ポータビリティー：マルチファウンドリー対応

・スケーラビリティ：多世代技術への対応・再利用性：システム・回路の再利用容易性・設計品質： PVT安定性、ノイズ耐性

・テスト容易性：

以下の項目を考慮して決定すべき（かなりの複雑


CMOSアナログ回路の設計指針

• デジタルで実現できるものはデジタルで

– まずはデジタルでの実現を検討し、アナログが格別な優位性がなければデジタルにする。

• オーバーサンプリング（ΣΔ変調）などの先端DSP技術を検討する

– これによりアナログ前処理回路への要求が緩和されることが多い。

• 微細化・低電圧化が可能な回路を用いる

– 微細化はアナログにおいても広帯域化・高速化・低電力化の切り札である。このためには低電圧化が可能な回路を用いる。

• 高精度化はサイズの最適化・アナログ補正・デジタル補正の順に検討する

– 精度はサイズに依存するので、まずこの最適化を検討すべき。しかし高精度化はサイズの増加を伴い、性能劣化を招くので、補正技術によりサイズが小さくとも高精度化が図れるようにする。

CMOSアナログ回路は単なるバイポーラ回路の置き換えでは成功しない。CMOSの特徴を活かした回路・システム技術を用いるべきである。


ワイアレスシステムLSI開発のポイント

デジタル信号処

ADC, DAC

ADC

DAC

・リコンフィギュラブ・スケーラブル

RF

LNA, MixerVCO

PA, MixerVCO

・リコンフィギュラブ・スケーラブル

・従来、ネットワーク規格、性能仕様ごとに開発されていたアナログ・RF回路を

リコンフィギュラブル・スケーラブルにすることで、設定により様々な規格、仕様に対応可能とする。

・可変インダクタ・MEMS スイッ・ΣΔADC, DAC

アナログ回路を最小にする。


サンプリングミキサーを用いたBluetoothチップ


サンプリングミキサーを用いてアナログの低電圧化・小面積化に対


サンプリングミキサー

2.4GHzでサンプリングし、容量を用いた移動平均フィルターで高域を減衰させる。

サンプリング回路はミキサー作用があるが、不要な信号やノイズを拾いSNRが悪い。


ADC in wireless system

Mixer

Filter

VCO1

LNA

ADCTo DSP

ワイアレスシステムのデジタル化に伴い、ほとんどの処理をデジタルで行うためベースバンドアナログは簡単なものになろうとしている。しかしながらADCはますます高性能が要求される。

VCO2

IF or BB

GSM: >75dB (13bit) BW=200KHzUMTS: >60dB (10bit) BW=5MHz

Software radio: 80 dB (14b) BW=100MHz ?UWB: 6 bit BW=500MHz?


ワイアレスシステムの規格とADC

・ΣΔADCの帯域は25MHz, 分解能14ビットに達し、パイプラインADCと重なっている・パイプライン型ADCの変換周波数は200MHz程度にとどまっている


パイプライン型ADCの性能

14ビットは75MHz程度10～12ビットで200MHz程度が現在の実力である

１０～14ビットの分解能で変換速度が1MHzから100MHz程度のADCは

パイプライン型が主流である。


パイプライン型ADCの構成

stage1 stage2 stage3 stage4 stageNVin

LSBMSB

S/H ADC(M bit)

DAC(M bit) + ×2M

Amplifier

単位変換回路

‐

+

Mビット MビットMビットMビット

・単位変換回路を縦続接続・各単位変換回路は入力信号を標本化し、参照電圧と比較を行いMビットの変換・ADCの出力により、DACが出力する電圧が変化。入力信号とDACの出力する

電圧の差分を2M倍して後段に出力。


パイプライン型ADCの構成

Cs

Cf

clk

OpAmp

(-Vref, 0,Vref)

DAC

Vin

‐

+

Cs

Cf

clk

OpAmpDAC

Vin

‐

+

Sampling Phase Subtracting and amplifying phase

⎟⎟⎠

⎞⎜⎜⎝

⎛

⎭⎬⎫

⎩⎨⎧

−+−=2

,0,2

2 refrefinout

VVVV

clk

Cs

Cf

ADC

clk

clk

OpAmp

+Vref-Vref

DAC

Vin

SW3

SW1S

SW1ｆ

SW2

+

‐

・サンプリングフェーズでVinをしきい値電圧と比較・DAC端子は比較出力に応じた+/‐Vrefもしくは

接地電位が印加される・差分増幅フェーズでVin－DAC/２の2倍の出力


パイプライン型ＡＤＣの設計

• INL, DNL– 容量ミスマッチ精度：補正が可能

– OPアンプの利得：十分な利得にすることで対処可能

• SNR– 主としてデバイスノイズと容量で決定：本質的な課題

• 変換速度– 主としてOPアンプの帯域で決定

• 消費電力– OPアンプおよびS/H回路で決定


ノイズ

2

19 21023.1 ⎟⎟⎠

⎞⎜⎜⎝

⎛×≥ −

ref

N

VC

10bit: 0.1pF12bit: 2pF14bit: 30pF

kT/Cノイズからは分解能が２ビット上がる毎に必要容量は１桁上昇する

Vref＝1.0Vとすると、分解能と必要容量

Vref＝2.0Vとすると、

10bit: 0.025pF12bit: 0.5pF14bit: 8pF

参照電圧の2乗に反比例


利得帯域幅積（GBW）

tssは変換の半周期の2/3β=1/3としたとき

OPアンプのGBWは変換周波数のおよそ10倍から15倍程度必要


Vref=1.0Vの場合

オペアンプの設計：動作電流

2

19 210231 ⎟⎟⎠

⎞⎜⎜⎝

⎛×≥ −

ref

N

VC .

cs fNCI ⋅⋅≈ 5.2

cref

N

s fVNI ⋅⋅

××≥∴ −2

219 21013.

分解能が２ビット上がるにつれて約20倍消費電流が増加する。

変換周波数が１桁上がると消費電流も１桁上がる。


オペアンプの設計：動作電流

Vref=2.0Vの場合

Vrefを２倍に上げると消費電流は1/4になる

cref

N

s fV

NI ⋅⋅

××≥ −2

219 2101.3


パイプラインADCまとめ

• ADCのエラーは容量比精度が支配的だが校正可能– 容量比精度上、分解能を２ビット上げると容量は１桁増加する– 容量比精度による誤差が発生しても誤差補正回路により校正可能である– OPアンプと比較器のオフセット電圧は殆ど影響しない

• ノイズは結局kT/Cで決まり、低ノイズのためには大容量が必要– kT/Cノイズからは分解能が２ビット上がる毎に必要容量は１桁上昇する– 1/fノイズはフリッカーとして影響を与えるのでチョッパーキャンセルを用いるべきである。

• 電圧振幅を大きくすることが全てにおいて有利だが、微細MOSを使えなくなり帯域幅が向上しなくなるので最適値がある

– 低容量化・低消費電力化・高速化

• 分解能が２ビット上がるにつれて約20倍消費電流が増加する。変換周波数が１桁上がると消費電流も１桁上がる

– 分解能を必要以上に上げることは極めて難しい– 高精度化は困難であり、10bitレベルでの高速化の方が可能性が高い。

• OPアンプ設計– OPアンプの利得はSNR+8dB必要– OPアンプのGB積は分解能・変換周波数で決まる– OPアンプの最大GB積はデザインルールで決定される

– 分解能と変換周波数により最適なデザインルールが存在する


H(z) Q(z)

Input signal

+

1−z

)()(1

1)()(1)()( 11 zQ

zzHzX

zzHzHzY −− +

++

=

H(z)はLPF, BPF, Complexなど様々なものをとることができる

( ) )(1)()( 1 zQzzXzY K−−+=K th order noise shaping

フィルター

ΣΔ 変調器は用いるフィルターのよってバンドパス型フィルター型や複素フィルター型

など、様々な機能を実現できる。

X(z)

Output signal

Y(z)

量子化器

一般化された伝達関数

ΣΔ変調器の一般的な表現

DACノイズは入力にそのまま現れるためノイズシェーピングの効果を受けない

（量子化器やフィルターのノイズはノイズシェーピングされる）


SNR, OSR, 系の次数L, 量子化ビット

R. Shreifier, J. Steensgaard, and G. C. Tems, pp. 631-662.in “Trade-offs in Analog Circuit Design,” Kluwer Academic Publishers

量子化ビット：1b 量子化ビット：3b

・低いOSRで系の次数を上げるのは得策ではない・量子化ビットを上げるのは効果的ではあるが、高いDAC精度を要求される

→通常DACにDEMなどのアベレージング技術を用いる


ワイアレス通信に用いられるΣΔADC

T. Burger, Q. Huang, ISSCC 2001, pp.44

A 13.5mW, 185Msamples/s ΔΣ-Modulator for UMTS/GSM Dual-Standard IF Reception

近年、ΣΔADCはワイアレス通信に用いられることが多い。

理由：１）高いSNR・ダイナミックレンジが得られる２）LPFだけでなくBPSフィルターなど各種のフィルターを用いることができる３）デュアルバンド・トリプルバンドへの対応が容易である。（フィルターとMを変更する）


IF周波数とサンプリングレート


・サンプリングレートはシンボルレートの整数倍に選ぶ。・IFはサンプリング周波数の3/4とした。

（ＩＦを高く選ぶほど前段のフィルターは簡単になる）

GSM: 高いSNRを要求、バンド幅は狭いWCDMA：SNRはあまり高くない、バンド幅は広い

フィルター特性


ΣΔ変調器


（普通のスーパーカスコード型演算増幅器）

SCFを用いたバンドパスフィルター（WCDMAの時はフィードバックを追加してゼロを加える）

GBW=500MHz


評価結果



ＣＴフィルターを用いたWCDMA用ΣΔADC

R. Van Veldhoven, K. Philips, B. Minnis, ISSCC 2002. 13.5

ＷＣＤＭのダイレクトコンバージョン用に適したΣΔADC

CTフィルターを用い、0.18um, 1.8V動作で70dBのダイナミックレンジを実現

サンプリング周波数は153MHzで11.5mW

ダイナミックレンジが広いのでダイレクトコンバージョンに適している

（バンドパス型ではない）


複素フィルター型のΣΔADC

K.Philips, ISSCC 2003, pp.64

“A 4.4mW 76dB Complex ΣΔADC for Bluetooth Receivers”

Low IF型アーキテクチャー用の複素フィルターを用いたΣΔ型ADC

76dBのダイナミックレンジを得ている

0.18umで64MHzで動作させ、4.4mWの消費電力


フィルターの構成と評価結果

５次のCT型複素フィルター 64MHzで動作ＩＭ３は-82dB以下の特性


1.2V Dual-mode WCDMA/GPRS ΣΔ Modulator

GPRS: 82dB, WCDMA: 70dBを達成した

0.13umCMOS, 1.2V動作で消費電力は約3mWA. Dezzani, E. Andre, ISSCC 2003, 3.3, pp.58


25MS/s, 14b, 200mW ΣΔADC

P. Balmelli and Q. hung, ISSCC 2004, 4.2, pp.74

5次の系と４ビットの量子化器を用い200MHzで動作させた。通常のSCF回路を用いている。DACの精度を上げるためにDEMを用いている。0.18umCMOSを使用。


性能

25MS/s, 14b, 200mW を達成


ワイアレス用オーバーサンプリングADC

•オーバーサンプリング型ADCはワイアレス用として非常に期待が持てる

・オーバーサンプリング数もしくはモデュレータ段数を上げれば容易に高いSNRを得ることができる

・フィルターのタイプを選ぶことで容易に様々なワイアレスシステムアーキテクチャに対応できる。-- ＬＰＦ型: ベースバンド処理-- バンドパス型： IF処理（100MHz程度まで可能）-- 複素型：低IF処理

・周波数とフィルター特性を変えるだけで様々な規格に対応できる。

・低電圧化し易い（＝微細プロセスが使用できる）各信号にあまり高いダイナミックレンジを要求しないオペアンプに極端に高い利得を必要としない比較器に高い精度を要求しない

・ただし、DACの精度が必要でDEMなどのアベレージング手法が必要・CT型ではクロックジッターに弱く、実用化において制約がある

・各回路の高速化を図ることでいかに実効的SNRを高められるかがポイント

ただし、数１０MHz以上のバンド幅を必要とするシステムへの適用はチャレンジャブルな目標


まとめ

• ワイアレスの世界は携帯電話を含めSoC化に向かっている。

• 究極のシステム集積を見据えた開発が必要

• CMOS回路技術（RF回路および高性能ADC開発、シンセザイザー、アクティブフィルターなど）の開発を加速すべき。低電圧動作など高い技術力が必要。

• SiGe BiCMOSがRF性能は高いが、システム集積ではCMOS。用途によって決定すべし。

Mixed Signal SOC Circuit Design

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