K i n t e x U l t r a S c a l e + F P G A およびデータ …...1.164 1.200 1.236 V V MGTVCCAUX...

概要ザイリンクス Kintex® UltraScale+™ には -3、-2、-1 のスピードグレードがあり、-3E デバイスのパフォーマンスが最も高くなっています。-2LE および -1LI デバイスは、0.85V または 0.72V いずれかの VCCINT 電圧で動作でき、最大スタティック消費電力がより低くなります。-2LE および -1LI デバイスを 0.85V の VCCINT で動作させた場合、L デバイスのスピード仕様は -2I または -1I スピードグレードと同様となります。0.72V の VCCINT で動作する場合、-2LE および -1LI のパフォーマンス、スタティック消費電力、およびダイナミック消費電力は低減します。DC 特性および AC 特性は、拡張 (E)、インダストリアル (I)、および高信頼性 (M) グレードの温度範囲に対して指定されていますが、特記のない限り、同一スピードグレードのパラメーターの値は、動作温度範囲を除いてコマーシャルとインダストリアルで同じです。つまり、-1 スピードグレードのタイミング特性は、拡張デバイスとインダストリアルデバイスで同じです。ただし、スピードグレードやデバイスによっては、インダストリアルデバイスで入手できない場合があります。このデータシートに記載されている XQ 製品に関する仕様は、XQ 高耐久性パッケージで入手可能なデバイスに対するものです。XQ 防衛グレード製品の製品番号、パッケージ、注文情報などの詳細は、『XQ UltraScale FPGA データシート: 概要』 (DS895: 英語版、日本語版) を参照してください。電源電圧およびジャンクション温度の仕様はすべて、ワーストケースの値です。ここに記載されたパラメーターは、頻繁に使用されるデザインや一般的なアプリケーションに共通のものです。このデータシートを含む、Kintex UltraScale+ FPGA に関するすべての資料は、ザイリンクスウェブサイト (japan.xilinx.com/documentation) から入手できます。

DC 特性絶対最大定格表 1: 絶対最大定格

シンボル説明 1 最小最大単位FPGA ロジックVCCINT 内部電源電圧 -0.500 1.000 V

VCCINT_IO2 I/O バンクの内部電源電圧 -0.500 1.000 V

VCCAUX 補助電源電圧 -0.500 2.000 V

VCCBRAM ブロック RAM メモリの電源電圧 -0.500 1.000 V

Kintex UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性

DS922 (v1.15) 2019 年 7 月 12 日製品仕様この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

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https://japan.xilinx.com/support.html#documentation

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表 1: 絶対最大定格 (続き)

シンボル説明 1 最小最大単位VCCO HD I/O バンクの出力ドライバー電源電圧 -0.500 3.400 V

HP I/O バンクの出力ドライバー電源電圧 -0.500 2.000 V

VCCAUX_IO3 I/O バンクの補助電源電圧 -0.500 2.000 V

VREF 入力基準電圧 -0.500 2.000 V

VIN4, 5, 6 HD I/O バンクの I/O 入力電圧 -0.550 VCCO + 0.550 V

HP I/O バンクの I/O 入力電圧 -0.550 VCCO + 0.550 V

VBATT キーメモリ用のバックアップバッテリ電源電圧 -0.500 2.000 V

IDC パッドで利用可能な出力電流 -20 20 mA

IRMS パッドで利用可能な RMS 出力電流 -20 20 mA

GTH または GTY トランシーバー 7

VMGTAVCC トランシーバー回路のアナログ電源電圧 -0.500 1.000 V

VMGTAVTT トランシーバー終端回路のアナログ電源電圧 -0.500 1.300 V

VMGTVCCAUX トランシーバーの補助アナログクワッド PLL (QPLL) 電源電圧 -0.500 1.900 V

VMGTREFCLK トランシーバーの基準クロックの絶対入力電圧 -0.500 1.300 V

VMGTAVTTRCAL トランシーバーカラムの抵抗キャリブレーション回路のアナログ電源電圧 -0.500 1.300 V

VIN レシーバー (RXP/RXN) およびトランスミッター (TXP/TXN) の絶対入力電圧 -0.500 1.200 V

IDCIN-FLOAT RX 終端 = フローティングのとき、レシーバー入力ピンの DC 入力電流8

– 10 mA

IDCIN-MGTAVTT RX 終端 = VMGTAVTT のとき、レシーバー入力ピンの DC 入力電流 – 10 mA

IDCIN-GND RX 終端 = GND のとき、レシーバー入力ピンの DC 入力電流 9 – 0 mA

IDCIN-PROG RX 終端 = プログラマブルのとき、レシーバー入力ピンの DC 入力電流10

– 0 mA

IDCOUT-FLOAT RX 終端 = フローティングのとき、トランスミッターピンの DC 出力電流 – 6 mA

IDCOUT-MGTAVTT RX 終端 = VMGTAVTT のとき、トランスミッターピンの DC 出力電流 – 6 mA

システムモニターVCCADC GNDADC に対するシステムモニター電源電圧 -0.500 2.000 V

VREFP GNDADC に対するシステムモニター基準入力 -0.500 2.000 V

温度 11

TSTG ストレージ温度 (周囲) -65 150 ℃TSOL 最大ドライリワークはんだ付け温度 – 260 ℃

SFVB784、FFVA676、および FFVB676 パッケージ用最大リフローはんだ付け温度 – 250 ℃

FFVD900、FFVE900、FFVA1156、FFVE1517、FFVA1760、およびFFVE1760 パッケージ用最大リフローはんだ付け温度 – 245 ℃

FFRB676、SFRB784、FFRA1156、および FFRE1517 パッケージ用最大リフローはんだ付け温度 – 225 ℃


DS922 (v1.15) 2019 年 7 月 12 日 japan.xilinx.com製品仕様 2



表 1: 絶対最大定格 (続き)

シンボル説明 1 最小最大単位Tj 最大ジャンクション温度 – 125 ℃注記:1. この表の絶対最大定格を超える条件下では、デバイスが恒久的に破損する可能性があります。ここに示す値は最大定格値であり、この条件およ

び推奨動作条件以外の状態でデバイスが動作することを示すものではありません。また、デバイスを絶対最大定格の状態で長時間使用すると、デバイスの信頼性が低下する可能性があります。

2. VCCINT_IO は VCCBRAM に接続してください。3. VCCAUX_IO は VCCAUX に接続してください。4. より低い絶対電圧値が常に適用されます。5. I/O の動作は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571: 英語版、日本語版) を参照してください。6. 推奨動作条件外で動作させる場合、表 4 および表 5 のオーバーシュート/アンダーシュートの最大許容値を確認してください。7. サポートされる GTH または GTY トランシーバーの終端の詳細は、 (『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576:

英語版、日本語版)UG576: 英語版、日本語版) または (『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版)UG578: 英語版、日本語版) を参照してください。

8. RX 終端 = フローティングの場合、AC カップリング動作はサポートされません。9. GTY トランシーバーでは RX 終端 = GND の場合、DC カップリング動作はサポートされません。10. RX 終端 = プログラマブルの場合、DC カップリング動作はサポートされません。11. はんだ付けのガイドラインおよび温度条件は、『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575: 英語

版、日本語版) を参照してください。

推奨動作条件表 2: 推奨動作条件

シンボル説明 1, 2 最小標準最大単位FPGA ロジックVCCINT 内部電源電圧 0.825 0.850 0.876 V

-1LI および -2LE (VCCINT = 0.72V) デバイス: 内部電源電圧 0.698 0.720 0.742 V

-3E デバイス: 内部電源電圧 0.873 0.900 0.927 V

VCCINT_IO3 I/O バンクの内部電源電圧 0.825 0.850 0.876 V

-1LI および -2LE (VCCINT = 0.72V) デバイス: I/O バンクの内部電源電圧 0.825 0.850 0.876 V

-3E デバイス: I/O バンクの内部電源電圧 0.873 0.900 0.927 V

VCCBRAM ブロック RAM 電源電圧 0.825 0.850 0.876 V

-3E デバイス: ブロック RAM 電源電圧 0.873 0.900 0.927 V

VCCAUX 補助電源電圧 1.746 1.800 1.854 V

VCCO4, 5 HD I/O バンクの電源電圧 1.140 – 3.400 V

HP I/O バンクの電源電圧 0.950 – 1.900 V

VCCAUX_IO6 補助 I/O 電源電圧 1.746 1.800 1.854 V

VIN7 I/O 入力電圧 -0.200 – VCCO + 0.200 V

IIN8 クランプダイオードが順方向バイアスであるときの、電源がオンあるいはオフのバンクにあるピンの最大電流 – – 10 mA

VBATT9 バッテリ電圧 1.000 – 1.890 V

GTH または GTY トランシーバーVMGTAVCC10 GTH/GTY トランシーバーのアナログ電源電圧 0.873 0.900 0.927 V

VMGTAVTT10 GTH/GTY トランスミッターおよびレシーバー終端回路のアナログ電源電圧 1.164 1.200 1.236 V

VMGTVCCAUX10 トランシーバーの補助アナログクワッド QPLL 電源電圧 1.746 1.800 1.854 V



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug576-ultrascale-gth-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug578-ultrascale-gty-transceivers.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug578-ultrascale-gty-transceivers.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug575-ultrascale-pkg-pinout.pdf



表 2: 推奨動作条件 (続き)

シンボル説明 1, 2 最小標準最大単位VMGTAVTTRCAL10 GTH/GTY トランシーバーカラムの抵抗キャリブレーション回路のアナログ電源電圧 1.164 1.200 1.236 V

システムモニターVCCADC GNDADC に対するシステムモニター電源電圧 1.746 1.800 1.854 V

VREFP GNDADC に対するシステムモニター外部基準電圧 1.200 1.250 1.300 V

温度Tj11 拡張 (E) 温度仕様デバイスのジャンクション温度範囲 12 0 – 100 ℃

インダストリアル (I) 温度仕様デバイスのジャンクション温度範囲 -40 – 100 ℃防衛 (M) 温度仕様デバイスのジャンクション温度範囲 -55 – 125 ℃eFUSE プログラミング向けジャンクション温度範囲 13 -40 – 125 ℃

注記:1. すべての電圧は GND を基準としています。2. 電源分配システムのデザインについては、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583: 英語版、日本語版) を参照して

ください。3. VCCINT_IO は VCCBRAM に接続してください。4. 電源投入時およびコンフィギュレーション中の、VCCO_0 の最小推奨動作電圧は 1.425V です。コンフィギュレーション後に VCCO が 0V まで降下

しても、コンフィギュレーションデータは保持されます。5. 1.0V (HP I/O のみ)、1.2V、1.35V、1.5V1.8V、2.5V (HD I/O のみ) ±5%、3.3V (HD I/O のみ) +3/–5% の VCCO を含みます。6. VCCAUX_IO は VCCAUX に接続してください。7. より低い絶対電圧値が常に適用されます。8. 各バンクの合計が 200mA を超えないようにしてください。9. バッテリを使用しない場合、VBATT を GND または VCCAUX に接続してください。10. 表の各電圧に、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版)、『UltraScale アーキテクチャ

GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版)で説明されているフィルターが必要です。11. ザイリンクスでは、『UltraScale アークテクチャシステムモニターユーザーガイド』 (UG580: 英語版、日本語版) の記載に従ってシステムモ

ニターを使用し、デバイスの Tj を計測することを推奨します。システムモニター温度計測誤差表 78 で説明) を考慮する必要があります。たとえば 1.25V の外部基準電圧を使用するシステムモニターを使用し、で 97°C と報告された場合、±3°C の測定誤差があります。97°C は、調整された最大値 Tj (100°C – 3°C = 97°C) と見なされます。

12. -2LE スピード/温度グレードと表記されているデバイスは、100°C ～ 110°C のジャンクション温度で限られた時間動作できます。動作電圧 (標準電圧の 0.85V または低電圧の 0.72V) に関係なく、タイミングパラメーターは 110°C を下回る温度でのスピードファイルと同じように 110°C のスピードファイルに準拠します。最大 Tj = 110°C までの動作はデバイスの寿命期間の 1% に限定されます。この 1% を越えなければ連続または一定間隔でデバイスを動作させることができます。

13. コンフィギュレーション、コンフィギュレーションリードバック、またはリードバック CRC がアクティブな場合を含む、デバイスのコンフィギュレーション中は eFUSE をプログラムしないでください。

推奨動作条件下での DC 特性表 3: 推奨動作条件下での DC 特性

シンボル説明最小標準 1 最大単位VDRINT データを保持するための VCCINT 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

0.68 – – V

VDRAUX データを保持するための VCCAUX 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)1.5 – – V

IREF 各ピンの VREF リーク電流 – – 15 µA

IL 各ピンの入力または出力リーク電流 (サンプルテスト)2 – – 15 µA

CIN3 パッドのダイ入力の容量 (HP I/O) – – 3.1 pF

パッドのダイ入力の容量 (HD I/O) – – 4.75 pF



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug583-ultrascale-pcb-design.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug583-ultrascale-pcb-design.pdf





https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug580-ultrascale-sysmon.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug580-ultrascale-sysmon.pdf



表 3: 推奨動作条件下での DC 特性 (続き)

シンボル説明最小標準 1 最大単位IRPU VIN = 0V、VCCO = 3.3V の場合のパッドプルアップ (選択した場合) 75 – 190 µA

VIN = 0V、VCCO = 2.5V の場合のパッドプルアップ (選択した場合) 50 – 169 µA




IRPD VIN = 3.3V の場合のパッドプルダウン (選択した場合) 60 – 200 µA

VIN = 1.8V の場合のパッドプルダウン (選択した場合) 29 – 120 µA

ICCADCON パワーアップ状態にある SYSMON 回路のアナログ電源電流 – – 8 mA

ICCADCOFF パワーダウン状態にある SYSMON 回路のアナログ電源電流 – – 1.5 mA

IBATT4, 5 VBATT = 1.89V でのバッテリ電源電流 – – 650 nA

VBATT = 1.20V でのバッテリ電源電流 – – 150 nA

IPFS6 eFUSE プログラム時の追加電源電流 VCCAUX – – 115 mA

HP I/O バンク 7のプログラム可能なキャリブレーション済みオンダイ終端 (DCI) (JEDEC 仕様に従って計測)

R9 ODT = RTT_40 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -10%8 40 +10%8 Ω

ODT = RTT_48 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -10%8 48 +10%8 Ω

ODT = RTT_60 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -10%8 60 +10%8 Ω

ODT = RTT_40 の場合の VCCO に対するプログラム可能な入力終端 -10%8 40 +10%8 Ω





HP I/O バンクのプログラム可能なキャリブレーションなしのオンダイ終端 (JEDEC 仕様に従って計測)

R9 ODT = RTT_40 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 40 +50% Ω

ODT = RTT_48 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 48 +50% Ω

ODT = RTT_60 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 60 +50% Ω

ODT = RTT_40 の場合の VCCO に対するプログラム可能な入力終端 -50% 40 +50% Ω





HD I/O バンクのプログラム可能なキャリブレーションなしのオンダイ終端 (JEDEC 仕様に従って計測)

R9 ODT = RTT_48 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 48 +50% Ω

内部 VREF 50% VCCO VCCO x 0.49 VCCO x 0.50 VCCO x 0.51 V

70% VCCO VCCO x 0.69 VCCO x 0.70 VCCO x 0.71 V

差動終端 HP I/O バンク用のプログラム可能な差動終端 (TERM_100) -35% 100 +35% Ω

n 温度ダイオードの理想係数 – 1.026 – –





表 3: 推奨動作条件下での DC 特性 (続き)

シンボル説明最小標準 1 最大単位r 温度ダイオードの直列抵抗 – 2 – Ω

注記:1. 標準値は、標準電圧および 25°C の条件で指定されています。2. 1.8V の VCCO および別々の VCCO と VCCAUX_IO 電源を備えた HP I/O バンクでは、IL 最大電流は 70µA となります。3. ここで示した計測結果はパッドのダイ容量であり、パッケージは含まれません。4. 最大値は、25°C のワーストケースで指定されています。5. IBATT は、バックアップバッテリ付きの RAM (BBRAM) が有効な状態で計測されています。6. コンフィギュレーション、コンフィギュレーションリードバック、またはリードバック CRC がアクティブな場合を含む、デバイスのコンフィギ

ュレーション中は eFUSE をプログラムしないでください。7. VRP の許容抵抗は (240Ω ±1%) です。8. VRP が別のバンクにある場合 (DCI カスケード)、範囲は ±15% に拡大します。9. オンダイ入力終端抵抗の詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571: 英語版、日本語版) を参照してくだ

さい。

AC 電圧オーバーシュート/アンダーシュートの VIN 最大許容値表 4: HD I/O バンクの AC 電圧オーバーシュート/アンダーシュートの VIN 最大許容値

AC 電圧オーバーシュート 1 –40°C ～ 100°C の UI2 (%)3 AC 電圧アンダーシュート 1 –40°C ～ 100°C の UI2 (%)

VCCO + 0.30 100% -0.30 100%

VCCO + 0.35 100% -0.35 90%

VCCO + 0.40 100% -0.40 78%

VCCO + 0.45 100% -0.45 40%

VCCO + 0.50 100% -0.50 24%

VCCO + 0.55 100% -0.55 18.0%

VCCO + 0.60 100% -0.60 13.0%

VCCO + 0.65 100% -0.65 10.8%

VCCO + 0.70 92% -0.70 9.0%

VCCO + 0.75 92% -0.75 7.0%

VCCO + 0.80 92% -0.80 6.0%

VCCO + 0.85 92% -0.85 5.0%

VCCO + 0.90 92% -0.90 4.0%

VCCO + 0.95 92% -0.95 2.5%

注記:1. 各バンクの合計が 200mA を超えないようにしてください。2. 20µs 未満の UI に対応する値です。3. -1M デバイスでは、温度範囲は –55°C ～ 125°C です。







表 5: HP I/O バンクの AC 電圧オーバーシュート/アンダーシュートの VIN 最大許容値AC 電圧オーバーシュート 1 –40°C ～ 100°C の UI2 (%) AC 電圧アンダーシュート 1 –40°C ～ 100°C の UI2 (%)

VCCO + 0.30 100% -0.30 100%

VCCO + 0.35 100% -0.35 100%

VCCO + 0.40 92% -0.40 92%

VCCO + 0.45 50% -0.45 50%

VCCO + 0.50 20% -0.50 20%

VCCO + 0.55 10% -0.55 10%

VCCO + 0.60 6% -0.60 6%

VCCO + 0.65 2% -0.65 2%

VCCO + 0.70 2% -0.70 2%

注記:1. 各バンクの合計が 200mA を超えないようにしてください。2. 20µs 未満の UI に対応する値です。3. -1M デバイスでは、温度範囲は –55°C ～ 125°C です。

静止電流表 6: 標準静止電流

シンボル説明 1, 2, 3 デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

ICCINTQ VCCINT 静止電流 XCKU3P 1242 1181 1181 1037 1037 mA

XCKU5P 1242 1181 1181 1037 1037 mA

XCKU9P 1592 1523 1523 1356 1356 mA

XCKU11P 1780 1693 1693 1486 1486 mA

XCKU13P 1950 1864 1864 1658 1658 mA

XCKU15P 2677 2559 2559 2275 2275 mA

XQKU5P N/A 1181 1181 N/A 1037 mA

XQKU15P N/A 2559 2559 N/A 2275 mA

ICCINT_IOQ VCCINT_IO 静止電流 XCKU3P 61 59 59 59 59 mA

XCKU5P 61 59 59 59 59 mA

XCKU9P 61 59 59 59 59 mA

XCKU11P 120 115 115 115 115 mA

XCKU13P 61 59 59 59 59 mA

XCKU15P 164 158 158 158 158 mA

XQKU5P N/A 59 59 N/A 59 mA

XQKU15P N/A 158 158 N/A 158 mA

ICCOQ VCCO 静止電流全デバイス 1 1 1 1 1 mA





表 6: 標準静止電流 (続き)

シンボル説明 1, 2, 3 デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

ICCAUXQ VCCAUX 静止電流 XCKU3P 153 153 153 153 153 mA

XCKU5P 153 153 153 153 153 mA

XCKU9P 227 227 227 227 227 mA

XCKU11P 255 255 255 255 255 mA

XCKU13P 266 266 266 266 266 mA

XCKU15P 396 396 396 396 396 mA

XQKU5P N/A 153 153 N/A 153 mA

XQKU15P N/A 396 396 N/A 396 mA

ICCAUX_IOQ VCCAUX_IO 静止電流 XCKU3P 32 32 32 32 32 mA

XCKU5P 32 32 32 32 32 mA

XCKU9P 33 33 33 33 33 mA

XCKU11P 56 56 56 56 56 mA

XCKU13P 33 33 33 33 33 mA

XCKU15P 74 74 74 74 74 mA



ICCBRAMQ VCCBRAM 静止電流 XCKU3P 18 17 17 17 17 mA

XCKU5P 18 17 17 17 17 mA

XCKU9P 25 24 24 24 24 mA

XCKU11P 23 22 22 22 22 mA

XCKU13P 29 28 28 28 28 mA

XCKU15P 37 35 35 35 35 mA



注記:1. 標準値は、シングルエンド SelectIO™ リソースの標準電圧およびジャンクション温度 85°C (Tj) で指定されています。2. これらの値は「ブランク」のコンフィギュレーションファイルを使用したデバイスにおけるもので、出力電流の負荷、アクティブな入力プルア

ップ抵抗はありません。また、すべての I/O ピンはトライステートおよびフローティング状態です。3. 記載されていない条件または電源におけるスタティック消費電力を見積もる場合、Xilinx® Power Estimator (XPE) スプレッドシートツール

(https://japan.xilinx.com/power よりダウンロード可能) を使用してください。

電源投入シーケンス電源投入/切断シーケンス電源投入時に流れる電流が最小となり、I/O がトライステートとなるように、電源は VCCINT、VCCINT_IO/VCCBRAM、VCCAUX/VCCAUX_IO、VCCO の順に投入することを推奨しています。推奨される電源切断シーケンスは、電源投入シーケンスの逆です。VCCINT と VCCINT_IO/VCCBRAM の推奨電圧レベルが同一の場合、それらに同じ電源を使用して同時に立ち上げることができます。VCCINT_IO は VCCBRAM に接続してください。VCCAUX/VCCAUX_IO と VCCO の推奨電圧レベルが同一の場合、それらに同じ電源を使用して同時に立ち上げることができます。VCCAUX と VCCAUX_IO は相互に接続する必要があります。VCCADC および VREF は随時立ち上げ可能で、電源投入シーケンスの要件はありません。



https://japan.xilinx.com/power



電源投入時に流れる GTH/GTY トランシーバーの電流が最小となるように、電源は VCCINT、VMGTAVCC、VMGTAVTT の順、またはVMGTAVCC、VCCINT、VMGTAVTT の順に投入することを推奨します。VMGTVCCAUX についてのシーケンス要件はありません。VMGTAVCC および VCCINT は同時に立ち上げることができます。推奨される電源切断シーケンスは、電流が最小となるように、電源投入シーケンスの逆が適用されます。これらのシーケンス要件が満たされない場合、電源投入および電源切断中に VMGTAVTT からの電流が仕様よりも大きくなることがあります。

電流条件表 7 に、各 Kintex UltraScale+ FPGA の電源投入とコンフィギュレーションに最低限必要な電流値および最大 ICCQ を示します。これらの最小電流を満たすと、すべての電源がパワーオンリセットしきい値を超えた後に、デバイスに電源が投入されます。デバイスは、VCCINT が投入されるまでコンフィギュレーションできません。初期化およびコンフィギュレーション後に、Xilinx Power Estimator(XPE) ツールを使用してこれらの電源のドレイン電流を見積もってください。XPE スプレッドシードツール (http://japan.xilinx.com/power からダウンロード可能) は、全電源におけるその投入時の電流の見積もりにも使用できます。表 7: デバイス別の電源投入時の電流デバイス ICCINTMIN ICCINT_IOMIN + ICCBRAMMIN ICCOMIN ICCAUXMIN + ICCAUX_IOMIN 単位

XCKU3P ICCINTQ + 770 ICCBRAMQ + ICCINT_IOQ + 229 ICCOQ + 50 ICCAUXQ + ICCAUX_IOQ + 386 mA

XCKU5PXQKU5P

ICCINTQ + 770 ICCBRAMQ + ICCINT_IOQ + 305 ICCOQ + 50 ICCAUXQ + ICCAUX_IOQ + 515 mA




XCKU15PXQKU15P

ICCINTQ + 3433 ICCBRAMQ + ICCINT_IOQ + 1145 ICCOQ + 96 ICCAUXQ + ICCAUX_IOQ + 1240 mA

表 8: 電源の立ち上がり時間シンボル説明最小最大単位

TVCCINT GND から VCCINT の 95% までの立ち上がり時間 0.2 40 ms

TVCCINT_IO GND から VCCINT_IO の 95% までの立ち上がり時間 0.2 40 ms

TVCCO GND から VCCO の 95% までの立ち上がり時間 0.2 40 ms

TVCCAUX GND から VCCAUX の 95% までの立ち上がり時間 0.2 40 ms

TVCCBRAM GND から VCCBRAM の 95% までの立ち上がり時間 0.2 40 ms

TMGTAVCC GND から VMGTAVCC の 95% までの立ち上がり時間 0.2 40 ms

TMGTAVTT GND から VMGTAVTT の 95% までの立ち上がり時間 0.2 40 ms

TMGTVCCAUX GND から VMGTVCCAUX の 95% までの立ち上がり時間 0.2 40 ms

DC 入力および出力レベルVIL および VIH の値は推奨入力電圧値です。IOL および IOH の値は、VOL および VOH のテストポイントにおける推奨動作条件で保証されています。テストは、すべての規格で仕様が満たされていることが確認できるように一部の規格を選択し、最小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。選択された以外の規格に対しては、サンプルテストを実施しています。



http://japan.xilinx.com/power

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I/O レベル表 9: HD I/O バンクの SelectIO の DC 入力および出力レベル

I/O 規格 1, 2VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

HSTL_I -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8.0 -8.0

HSTL_I_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8.0 -8.0

HSUL_12 -0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.1 -0.1

LVCMOS12 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.400 VCCO – 0.400 注記 3 注記 3



LVCMOS25 -0.300 0.700 1.700 VCCO + 0.300 0.400 VCCO – 0.400 注記 4 注記 4

LVCMOS33 -0.300 0.800 2.000 3.400 0.400 VCCO – 0.400 注記 4 注記 4

LVTTL –0.300 0.800 2.000 3.400 0.400 2.400 注記 4 注記 4

SSTL12 –0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 14.25 -14.25


SSTL135_II –0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 13.0 -13.0



SSTL18_I –0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 8.0 -8.0


注記:1. 適切な仕様に基づいてテストを実施しています。2. デフォルトの I/O 規格コンフィギュレーションを使用して指定された規格です。詳細は、『UltraScale アークテクチャ SelectIO リソースユーザ

ーガイド』 (UG571: 英語版、日本語版) を参照してください。3. HD I/O バンクでは、4、8、または 12mA の駆動電流をサポートしています。4. HD I/O バンクでは、4、8、12、または 16mA の駆動電流をサポートしています。







表 10: HP I/O バンクの SelectIO の DC 入力および出力レベル

I/O 規格 1, 2, 3VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

HSTL_I -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 5.8 -5.8

HSTL_I_12 -0.300 VREF – 0.080 VREF + 0.080 VCCO + 0.300 25% VCCO 75% VCCO 4.1 -4.1

HSTL_I_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 6.2 -6.2

HSUL_12 -0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.1 -0.1




LVDCI_15 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO – 0.450 7.0 -7.0

LVDCI_18 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO – 0.450 7.0 -7.0

SSTL12 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 8.0 -8.0



SSTL18_I -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 7.0 -7.0

MIPI_DPHY_ DCI_LP6 -0.300 0.550 0.8807 VCCO + 0.300 0.050 1.100 0.01 -0.01


ーガイド』 (UG571: 英語版、日本語版) を参照してください。3. POD10 および POD12 DC 入力および出力レベルは、表 11、表 16、表 17 に示します。4. HP I/O バンクでは、2、4、6、または 8mA の駆動電流をサポートしています。5. HP I/O バンクでは、2、4、6、8、または 12mA の駆動電流をサポートしています。6. MIPI_DPHY_DCI の低電力オプションです。7. 1.5Gb/s ～ 2.5Gb/s のデータレートで動作している場合、最小 VIH は 0.790V です。表 25 で説明するこれらのデータレートは、XC デバイスに

対してのみサポートされています。

表 11: シングルエンド POD10/POD12 I/O 規格の DC 入力レベル

I/O 規格 1, 2VIL VIH

V、最小 V、最大 V、最小 V、最大POD10 -0.300 VREF – 0.068 VREF + 0.068 VCCO + 0.300

POD12 -0.300 VREF – 0.068 VREF + 0.068 VCCO + 0.300


ーガイド』 (UG571: 英語版、日本語版) を参照してください。









表 12: 差動 SelectIO の DC 入力および出力レベル

I/O 規格 VICM (V)1 VID (V)2 VILHS3 VIHHS3 VOCM (V)4 VOD (V)5

最小標準最大最小標準最大最小最大最小標準最大最小標準最大SUB_LVDS8 0.500 0.900 1.300 0.070 – – – – 0.700 0.900 1.100 0.100 0.150 0.200

LVPECL 0.300 1.200 1.425 0.100 0.350 0.600 – – – – – – – –

SLVS_400_18 0.070 0.200 0.330 0.140 – 0.450 – – – – – – – –

SLVS_400_25 0.070 0.200 0.330 0.140 – 0.450 – – – – – – – –

MIPI_DPHY_DCI_HS9

0.070 – 0.330 0.070 – – -0.040 0.460 0.150 0.200 0.250 0.140 0.200 0.270

注記:1. VICM は入力同相電圧です。2. VID は入力差動電圧 (Q – Q) です。3. VIHHS および VILHS はシングルエンド入力で、それぞれ High と Low 電圧です。4. VOCM は出力同相電圧です。5. VOD は出力差動電圧 (Q – Q) です。6. 表 18 に LVDS_25 を示します。7. 表 19 に LVDS を示します。8. HD I/O バンクでは SUB_LVDS レシーバーのみがサポートされています。9. MIPI_DPHY_DCI の高速オプションです。VID の最大値は規格の仕様に従っています。VIN 仕様も満たしている限り、より高い VID が許容されま

す。

表 13: HD I/O バンクの相補差動 SelectIO の DC 入力および出力レベル

I/O 規格 VICM (V)1 VID (V)2 VOL (V)3 VOH (V)4 IOL IOH

最小標準最大最小最大最大最小 mA mA

DIFF_HSTL_I 0.300 0.750 1.125 0.100 – 0.400 VCCO – 0.400 8.0 -8.0

DIFF_HSTL_I_18 0.300 0.900 1.425 0.100 – 0.400 VCCO – 0.400 8.0 -8.0

DIFF_HSUL_12 0.300 0.600 0.850 0.100 – 20% VCCO 80% VCCO 0.1 -0.1

DIFF_SSTL12 0.300 0.600 0.850 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 14.25 -14.25


DIFF_SSTL135_II 0.300 0.675 1.000 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 13.0 -13.0



DIFF_SSTL18_I 0.300 0.900 1.425 0.100 – (VCCO/2) – 0.470 (VCCO/2) + 0.470 8.0 -8.0


注記:1. VICM は入力同相電圧です。2. VID は入力差動電圧です。3. VOL はシングルエンド低出力電圧です。4. VOH はシングルエンド高出力電圧です。





表 14: HP I/O バンクの相補差動 SelectIO の DC 入力および出力レベル

I/O 規格 1VICM (V)2 VID (V)3 VOL (V)4 VOH (V)5 IOL IOH

最小標準最大最小最大最大最小 mA mA

DIFF_HSTL_I 0.680 VCCO/2 (VCCO/2) + 0.150 0.100 – 0.400 VCCO – 0.400 5.8 -5.8

DIFF_HSTL_I_12 0.400 x VCCO VCCO/2 0.600 x VCCO 0.100 – 0.250 x VCCO 0.750 x VCCO 4.1 -4.1

DIFF_HSTL_I_18 (VCCO/2) – 0.175 VCCO/2 (VCCO/2) + 0.175 0.100 – 0.400 VCCO – 0.400 6.2 -6.2

DIFF_HSUL_12 (VCCO/2) – 0.120 VCCO/2 (VCCO/2) + 0.120 0.100 – 20% VCCO 80% VCCO 0.1 -0.1

DIFF_SSTL12 (VCCO/2) – 0.150 VCCO/2 (VCCO/2) + 0.150 0.100 – (VCCO/2) – 0.150 (VCCO/2) + 0.150 8.0 -8.0



DIFF_SSTL18_I (VCCO/2) – 0.175 VCCO/2 (VCCO/2) + 0.175 0.100 – (VCCO/2) – 0.470 (VCCO/2) + 0.470 7.0 -7.0

注記:1. DIFF_POD10 および DIFF_POD12 HP I/O バンクの仕様は、表 15、表 16、表 17 に示します。2. VICM は入力同相電圧です。3. VID は入力差動電圧です。4. VOL はシングルエンド低出力電圧です。5. VOH はシングルエンド高出力電圧です。

表 15: 差動 POD10/POD12 I/O 規格の DC 入力レベル

I/O 規格 1, 2VICM (V) VID (V)

最小標準最大最小最大DIFF_POD10 0.63 0.70 0.77 0.14 –

DIFF_POD12 0.76 0.84 0.92 0.16 –



表 16: シングルエンドおよび差動 POD10/POD12 規格の DC 出力レベルシンボル説明 1, 2 VOUT 最小標準最大単位

ROL プルダウン抵抗 VOM_DC (表 17 のとおり) 36 40 44 Ω

ROH プルアップ抵抗 VOM_DC (表 17 のとおり) 36 40 44 Ω



表 17: シングルエンドおよび差動 POD10/POD12 規格の DC 出力レベルの定義シンボル説明すべてのスピードグレード単位

VOM_DC Mid レベルの DC 出力 (IV 曲線の直線性) 0.8 x VCCO V

LVDS DC 仕様 (LVDS_25)LVDS_25 規格は HD I/O バンクでのみ使用可能です。詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』(UG571: 英語版、日本語版) を参照してください。











表 18: LVDS_25 DC 仕様シンボル DC パラメーター最小標準最大単位

VCCO1 電源電圧 2.375 2.500 2.625 V

VIDIFF 差動入力電圧:(Q – Q)、Q = High(Q – Q)、Q = High

100 350 6002 mV

VICM 入力同相電圧 0.300 1.200 1.425 V

注記:1. HD I/O バンクの LVDS_25 は入力のみサポートします。内部終端のない LVDS_25 入力に対する VCCO 要件はありません。入力電圧レベルが VIN

I/O ピン電圧の推奨動作条件 (表 2) 仕様に違反しない限り、選択する VCCO に制限はありません。2. VIDIFF の最大値は VICM 仕様の最大値に対して指定されています。推奨動作条件および VIN のオーバーシュート/アンダーシュート仕様を満たし

ている場合に限り、より低い VICM に対してより高い VDIFF が許容されます。

LVDS DC 仕様 (LVDS)LVDS 規格は HP I/O バンクでのみ使用可能です。詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571: 英語版、日本語版) を参照してください。表 19: LVDS DC 仕様シンボル DC パラメーター条件最小標準最大単位

VCCO1 電源電圧 1.710 1.800 1.890 V

VODIFF2 差動出力電圧:(Q – Q)、Q = High(Q – Q)、Q = High

Q 信号と Q 信号間で RT = 100Ω 247 350 454 mV

VOCM2 出力同相電圧 Q 信号と Q 信号間で RT = 100Ω 1.000 1.250 1.425 V

VIDIFF3 差動入力電圧:(Q – Q)、Q = High(Q – Q)、Q = High

100 350 6003 mV

VICM_DC4 入力同相電圧 (DC カップリング) 0.300 1.200 1.425 V

VICM_AC5 入力同相電圧 (AC カップリング) 0.600 – 1.100 V

注記:1. HP I/O バンクでは、LVDS を入力専用で使用している場合、内部差動終端を使用していない限り、VCCO が指定されたレベルとは異なるバンクに

これを配置できます。この場合、入力ピンの電圧レベルが「推奨動作条件」 (表 2) に記載されている VIN I/O ピン電圧値から外れないよう VCCOを選択する必要があります。2. VOCM と VODIFF の値は LVDS_PRE_EMPHASIS = FALSE の場合のものです。3. VIDIFF の最大値は VICM 仕様の最大値に対して指定されています。推奨動作条件および VIN のオーバーシュート/アンダーシュート仕様を満たし

ている場合に限り、より低い VICM に対してより高い VDIFF が許容されます。4. DC カップルされた構成の場合の入力同相電圧です。EQUALIZATION = EQ_NONE (デフォルト) です。5. AC カップルされた構成の場合の外部入力同相電圧です。EQUALIZATION = EQ_LEVEL0、EQ_LEVEL1、EQ_LEVEL2、EQ_LEVEL3、EQ_LEVEL4 で

す。

AC スイッチ特性このデータシートに記載のすべての値は、次の表に示されている Vivado® Design Suite のスピード仕様に基づいています。表 20: デバイス別のスピード仕様

2019.1.1 デバイス1.23 XCKU3P、XCKU5P、XCKU9P、XCKU11P、XCKU13P、XCKU15P

XQKU5P、XQKU15P







スイッチ特性はスピードグレードごとに指定され、Advance、Preliminary、Production のいずれかに該当します。それぞれの定義を次に示します。• Advance 製品仕様: シミュレーションにのみ基づいており、通常、デバイスの設計仕様の決定直後に入手可能です。この特性のスピードグレードは比較的安定しており、余裕を持たせた設定ですが、実際の遅延が大きくなることがあります。

• Preliminary 製品仕様: ES (エンジニアリングサンプル) シリコン特性評価に基づいています。デバイスおよびスピードグレードは、量産シリコンのパフォーマンスにより近いものとなります。Advance と比較すると、実際の遅延の方が大きくなる可能性は低くなっています。

• Production 製品仕様: 特定のデバイスファミリの十分な量産を経た上で特性評価が実行され、リリースされています。スピードファイルには、デバイスの実際の遅延に即した値が記載されています。また、以降の変更はカスタマーに正式に通知されます。通常、遅いスピードグレードから先に Production スピードファイルが提供されます。

AC スイッチ特性のテスト内部タイミングパラメーターは、内部テストパターンで計測されて求められています。すべての AC スイッチ特性は、ワーストケースの電源電圧およびジャンクション温度条件での値です。より具体的な条件での正確で確定的なワーストケースデータを得るには、スタティックタイミング解析ツールを使用してシミュレーションネットリストにバックアノテートした値を使用してください。特記のない限り、これらの値はすべての Kintex UltraScale+ FPGAに適用されます。

スピードグレードデバイスはそれぞれ生産時期が異なるため、カテゴリの移行は各デバイスの製造プロセスのステータスによって決定されます。表 21に、Kintex UltraScale+ FPGA のステータスをスピードグレードに基づいて示します。表 21: デバイス別のスピードグレード

デバイススピードグレード、温度範囲、および VCCINT 動作電圧Advance Preliminary Production

XCKU3P -3E (VCCINT = 0.90V)-2E (VCCINT = 0.85V)、-2I (VCCINT = 0.85V)-1E (VCCINT = 0.85V)、-1I (VCCINT = 0.85V)-2LE (VCCINT = 0.85V)、-1LI (VCCINT = 0.85V)-2LE (VCCINT = 0.72V)1、-1LI (VCCINT = 0.72V)1








表 21: デバイス別のスピードグレード (続き)

デバイススピードグレード、温度範囲、および VCCINT 動作電圧Advance Preliminary Production



XQKU5P -2I (VCCINT = 0.85V)-1I (VCCINT = 0.85V)、-1M (VCCINT = 0.85V)-1LI (VCCINT = 0.85V)、-1LI (VCCINT = 0.72V)1

XQKU15P -2I (VCCINT = 0.85V)-1I (VCCINT = 0.85V)、-1M (VCCINT = 0.85V)-1LI (VCCINT = 0.85V)、-1LI (VCCINT = 0.72V)1

注記:1. VCCINT = 0.72V の場合の、消費電力が最も低い -1L および -2L デバイスは、Vivado Design Suite ではそれぞれ -1LV、-2LV と示されます。

Production シリコンおよびソフトウェアのステータス特定のファミリ (およびスピードグレード) は、それに正しく対応するスピード仕様 (Advance、Preliminary、Production) のリリース前に、Production としてリリースされる場合があります。このような不一致は、その後にリリースされるスピード仕様で修正されます。表 22 に示されている Kintex UltraScale+ FPGA、スピードグレード、ツール、およびスピード仕様は、VivadoVivado Production で最小限必要になるリリースで、後続のツールおよびスピード仕様のすべてを使用できます。表 22: Kintex UltraScale+ FPGA デバイスの Production 仕様のソフトウェアおよびスピード仕様のバージョン

デバイススピードグレードおよび VCCINT 動作電圧

0.90V 0.85V 0.72V

-3 -2 -1 -2L -1L -2L -1L

XCKU3P Vivado 2018.1 v1.19 Vivado 2017.1 v1.10 Vivado 2017.4 v1.17

XCKU5P Vivado 2018.1 v1.19 Vivado 2017.1 v1.10 Vivado 2017.4 v1.17

XCKU9P Vivado 2018.2.1 v1.21 Vivado 2017.1 v1.10 Vivado 2017.3.1 v1.16

XCKU11P Vivado 2018.1 v1.19 Vivado 2017.3 v1.14 Vivado 2017.4.1 v1.18

XCKU13P Vivado 2018.1 v1.19 Vivado 2017.2 v1.12 Vivado 2017.3.1 v1.16

XCKU15P Vivado 2018.1 v1.19 Vivado 2017.2.1 v1.13 Vivado 2017.4 v1.17

XQKU5P N/A Vivado 2018.3.1 v1.23 N/A Vivado2018.3.1 v1.23

N/A Vivado2018.3.1 v1.23

XQKU15P N/A Vivado 2018.3.1 v1.23 N/A Vivado2018.3.1 v1.23

N/A Vivado2018.3.1 v1.23





FPGA ロジックのパフォーマンス特性ここでは、Kintex UltraScale+ FPGA にインプリメントされた一般的なファンクションおよびデザインのパフォーマンス特性を示します。また、AC スイッチ特性に記載されているガイドラインにも従っています。次の表に示す LVDS パフォーマンスの I/O バンクタイプは High Performance (HP) または High Density (HD) のいずれかです。LVDS コンポーネントモードの場合:

• HP I/O バンクの入力/出力レジスタについて、Vivado ツールではすべてのスピードグレードでクロック周波数が 312.9MHzに制限されます。

• HP I/O バンクの IDDR について、Vivado ツールではすべてのスピードグレードでクロック周波数が 625.0MHz に制限されます。• HP I/O バンクの ODDR について、Vivado ツールではすべてのスピードグレードでクロック周波数が 625.0MHz に制限されます。表 23: LVDS コンポーネントモードのパフォーマンス

説明 I/O バンクのタイプ

スピードグレードおよび VCCINT 動作電圧単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

最小最大最小最大最小最大最小最大最小最大LVDS TX DDR (OSERDES 4:1、8:1) HP 0 1250 0 1250 0 1250 0 1250 0 1250 Mb/s

LVDS TX SDR (OSERDES 2:1、4:1) HP 0 625 0 625 0 625 0 625 0 625 Mb/s

LVDS RX DDR (ISERDES 1:4、1:8)1 HP 0 1250 0 1250 0 1250 0 1250 0 1250 Mb/s

LVDS RX DDR HD 0 250 0 250 0 250 0 250 0 250 Mb/s

LVDS RX SDR (ISERDES 1:2、1:4)1 HP 0 625 0 625 0 625 0 625 0 625 Mb/s

LVDS RX SDR HD 0 125 0 125 0 125 0 125 0 125 Mb/s

注記:1. LVDS レシーバーの最大パフォーマンスは通常、アプリケーションに依存します。パッケージスキューは含まれておらず、PCB 配線で除去す

る必要があります。





表 24: LVDS ネイティブモードのパフォーマンス

説明 1, 2 DATA_WIDTHI/O バンクのタイプ


-3 -2 -1 -2 -1

最小最大最小最大最小最大最小最大最小最大LVDS TX DDR(TX_BITSLICE)

4 HP 375 1600 375 1600 375 1600 375 1400 375 1260 Mb/s

8 375 1600 375 1600 375 1600 375 1600 375 1600 Mb/s

LVDS TX SDR(TX_BITSLICE)

4 HP 187.5 800 187.5 800 187.5 800 187.5 700 187.5 630 Mb/s

8 187.5 800 187.5 800 187.5 800 187.5 800 187.5 800 Mb/s

LVDS RX DDR(RX_BITSLICE)3

4 HP 375 16004 375 16004 375 16004 375 14004 375 12604 Mb/s

8 375 16004 375 16004 375 16004 375 16004 375 16004 Mb/s

LVDS RX SDR(RX_BITSLICE)3

4 HP 187.5 800 187.5 800 187.5 800 187.5 700 187.5 630 Mb/s

8 187.5 800 187.5 800 187.5 800 187.5 800 187.5 800 Mb/s

注記:1. ネイティブモードは、Vivado Design Suite で入手可能な High-Speed SelectIO Interface Wizard でサポートされています。ソース同期インタ

ーフェイスを前提としたパフォーマンス値です。2. PLL の設定により、許容データレートの最小値が制限されることがあります。たとえば、CLKOUTPHY_MODE = VCO_HALF と設定した PLL を使

用する場合、最小周波数は PLL_FVCOMIN/2 となります。3. LVDS レシーバーの最大パフォーマンスは通常、アプリケーションに依存します。パッケージスキューは含まれておらず、PCB 配線で除去する

必要があります。4. 非同期レシーバーの性能は、-3 および -2 スピードグレードで 1300Mb/s に、-1 スピードグレードで 1250Mb/s に制限されます。

表 25: MIPI D-PHY パフォーマンス

説明 I/O バンクのタイプ


-3 -2 -1 -2 -1

MIPI D-PHY トランスミッターまたはレシーバー HP 15001 15001 12602 12602 1260 Mb/s

注記:1. Vivado Design Suite V2019.1 またはそれ以前のバージョンで設計する場合、Kintex UltraScale+ FPGA の性能は 1500Mb/s で指定されます。XC

デバイスの性能は、Vivado Design Suite v2019.1.1 またはそれ以降のバージョンで設計する場合、2500Mb/s で指定されます。XQ デバイスは、1500 Mb/s で指定されます。

2. Vivado Design Suite V2019.1 またはそれ以前のバージョンで設計する場合、Kintex UltraScale+ FPGA の性能は 1260Mb/s で指定されます。XCデバイスの性能は、Vivado Design Suite v2019.1.1 またはそれ以降のバージョンで設計する場合、2500Mb/s で指定されます。XQ デバイスは、1260 Mb/s で指定されます。

表 26: LVDS ネイティブモードの 1000BASE-X のサポート

説明 1 I/O バンクのタイプスピードグレードおよび VCCINT 動作電圧

0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

1000BASE-X HP あり注記:1. 1000BASE-X サポートは、CSMA/CD Access Method and Physical Layer Specifications (IEEE Std 802.3-2008) の IEEE 規格に基づいています。



https://japan.xilinx.com/products/intellectual-property/high-speed-selectio-wiz.html



次の表に、Kintex UltraScale+ FPGA メモリ PHY を使用する場合に適用可能なメモリ規格とその最大データレートを示します。サポートされるメモリインターフェイス規格の一覧とその詳細な仕様については、メモリインターフェイスを参照してください。メモリインターフェイスの最終的な性能は、Vivado Design Suite でインプリメントされた完全なデザイン、『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583: 英語版、日本語版) (UG583: 英語版、日本語版) に記載されているガイドライン、電気的解析、およびシステムの特性評価によって判断されます。表 27: メモリインターフェイスの最大物理インターフェイス (PHY) レート

メモリ規格パッケージ DRAM タイプスピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

DDR4 すべての FFV および FFRパッケージシングルランクコンポーネント 2666 2666 2400 2400 2133 Mb/s

1 ランク DIMM1, 2, 3 2400 2400 2133 2133 1866 Mb/s

2 ランク DIMM1, 4 2133 2133 1866 1866 1600 Mb/s

4 ランク DIMM1, 5 1600 1600 1333 1333 N/A Mb/s

SFVB784 と SFRB784 シングルランクコンポーネント 2400 2400 2133 2133 1866 Mb/s

1 ランク DIMM1, 2 2133 2133 1866 1866 1600 Mb/s

2 ランク DIMM1, 4 1866 1866 1600 1600 1600 Mb/s

DDR3 すべての FFV および FFRパッケージシングルランクコンポーネント 2133 2133 2133 2133 1866 Mb/s

1 ランク DIMM1, 2 1866 1866 1866 1866 1600 Mb/s

2 ランク DIMM1, 4 1600 1600 1600 1600 1333 Mb/s

4 ランク DIMM1, 5 1066 1066 1066 1066 800 Mb/s


1 ランク DIMM1, 2 1600 1600 1600 1600 1600 Mb/s

2 ランク DIMM1, 4 1600 1600 1600 1600 1333 Mb/s

4 ランク DIMM1, 5 1066 1066 1066 1066 800 Mb/s

DDR3L すべての FFV および FFRパッケージシングルランクコンポーネント 1866 1866 1866 1866 1600 Mb/s

1 ランク DIMM1, 2 1600 1600 1600 1600 1333 Mb/s

2 ランク DIMM1, 4 1333 1333 1333 1333 1066 Mb/s

4 ランク DIMM1, 5 800 800 800 800 606 Mb/s


1 ランク DIMM1, 2 1600 1600 1600 1600 1333 Mb/s

2 ランク DIMM1, 4 1333 1333 1333 1333 1066 Mb/s

4 ランク DIMM1, 5 800 800 800 800 606 Mb/s

QDR II+ すべてシングルランクコンポーネント6

633 633 600 600 550 MHz

RLDRAM 3 すべての FFV および FFRパッケージシングルランクコンポーネント 1200 1200 1066 1066 933 MHz

SFVB784 と SFRB784 シングルランクコンポーネント 1066 1066 933 933 800 MHz

QDR IV XP すべてシングルランクコンポーネント 1066 1066 1066 933 933 MHz



https://japan.xilinx.com/memory

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug583-ultrascale-pcb-design.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug583-ultrascale-pcb-design.pdf



表 27: メモリインターフェイスの最大物理インターフェイス (PHY) レート (続き)

メモリ規格パッケージ DRAM タイプスピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

LPDDR3 すべてシングルランクコンポーネント 1600 1600 1600 1600 1600 Mb/s

注記:1. DIMM (Dual In-Line Memory Module) は RDIMM、SODIMM、UDIMM、および LRDIMM を含みます。2. 1 ランク 1 スロット、DDP 2 ランク、LRDIMM 2 または 4 ランク 1 スロットを含みます。3. -3 および -2 スピードグレード (VCCINT = 0.85V) の DDR4 DDP コンポーネントの場合、6 つまたはそれ以上の DDP デバイスの最大データレート

は 2133Mb/s です。-3 および -2 スピードグレード (VCCINT = 0.85V) の場合、5 つ以下の DDP デバイスではシングルランク DIMM データレートを使用してください。

4. 2 ランク 1 スロット、1 ランク 2 スロット、LRDIMM 2 ランク 2 スロットを含みます。5. 2 ランク 2 スロット、4 ランク 1 スロットを含みます。6. QDRII+ のパフォーマンス仕様は、バースト長 4 (BL = 4) のインプリメンテーションに対応するものです。

FPGA ロジックのスイッチ特性次の IOB High-Density (HD) および IOB High Performance (HP) の表に、各 I/O 規格のパッドからのデータ入力遅延調整、パッドまでのデータ出力遅延、およびトライステート遅延の値を示します。• TINBUF_DELAY_PAD_I は、IOB パッドから入力バッファーを通り、IOB パッドの I ピンに達するまでの遅延です。遅延値は、SelectIO入力バッファーの機能に依存します。

• TOUTBUF_DELAY_O_PAD は、O ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、SelectIO 出力バッファーの機能に依存します。

• TOUTBUF_DELAY_TD_PAD は、トライステートが無効な場合の、T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。遅延値は、出力バッファーの SelectIO の機能に依存します。HP I/O バンクでは、DCITERMDISABLE ピン使用時の内部 DCI 終端がオンになるまでの時間は常に TOUTBUF_DELAY_TD_PAD よりも高速です。HD I/O バンクでは、INTERMDISABLE ピン使用時のオンダイ終端がオンになるまでの時間は常に TOUTBUF_DELAY_TD_PAD よりも高速です。

IOB High Density (HD) のスイッチ特性表 28: IOB High Density (HD) のスイッチ特性

I/O 規格TINBUF_DELAY_PAD_I TOUTBUF_DELAY_O_PAD TOUTBUF_DELAY_TD_PAD

単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

DIFF_HSTL_I_18_F 0.873 0.978 1.058 0.978 1.058 1.510 1.574 1.718 1.966 2.101 1.160 1.160 1.271 1.515 1.544 ns

DIFF_HSTL_I_18_S 0.873 0.978 1.058 0.978 1.058 1.742 1.805 1.950 2.197 2.333 1.748 1.748 1.867 2.103 2.104 ns

DIFF_HSTL_I_F 0.873 0.978 1.058 0.978 1.058 1.563 1.611 1.762 2.003 2.145 1.313 1.313 1.417 1.668 1.668 ns

DIFF_HSTL_I_S 0.873 0.978 1.058 0.978 1.058 1.696 1.798 1.913 2.190 2.296 1.630 1.630 1.780 1.985 1.986 ns

DIFF_HSUL_12_F 0.796 0.911 0.977 0.911 0.977 1.493 1.573 1.703 1.965 2.086 1.222 1.222 1.335 1.577 1.578 ns

DIFF_HSUL_12_S 0.796 0.911 0.977 0.911 0.977 1.653 1.711 1.864 2.103 2.247 1.536 1.536 1.665 1.891 1.891 ns

DIFF_SSTL12_F 0.796 0.906 0.977 0.906 0.977 1.577 1.643 1.792 2.035 2.175 1.285 1.285 1.423 1.640 1.640 ns

DIFF_SSTL12_S 0.796 0.906 0.977 0.906 0.977 1.726 1.784 1.948 2.176 2.331 1.567 1.567 1.706 1.922 1.922 ns

DIFF_SSTL135_F 0.807 0.927 0.995 0.927 0.995 1.558 1.625 1.765 2.017 2.148 1.341 1.341 1.458 1.696 1.696 ns

DIFF_SSTL135_II_F 0.807 0.927 0.995 0.927 0.995 1.560 1.623 1.770 2.015 2.153 1.325 1.325 1.470 1.680 1.689 ns

DIFF_SSTL135_II_S 0.807 0.927 0.995 0.927 0.995 1.694 1.768 1.916 2.160 2.299 1.722 1.722 1.911 2.077 2.078 ns

DIFF_SSTL135_S 0.807 0.927 0.995 0.927 0.995 1.796 1.869 2.025 2.261 2.408 1.814 1.814 1.976 2.169 2.169 ns





表 28: IOB High Density (HD) のスイッチ特性 (続き)


単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

DIFF_SSTL15_F 0.840 0.928 1.020 0.928 1.020 1.559 1.628 1.771 2.020 2.154 1.374 1.374 1.483 1.729 1.729 ns

DIFF_SSTL15_II_F 0.840 0.928 1.020 0.928 1.020 1.574 1.622 1.778 2.014 2.161 1.356 1.356 1.442 1.711 1.712 ns

DIFF_SSTL15_II_S 0.840 0.928 1.020 0.928 1.020 1.769 1.821 1.987 2.213 2.370 1.895 1.895 2.047 2.250 2.250 ns

DIFF_SSTL15_S 0.840 0.928 1.020 0.928 1.020 1.752 1.824 1.977 2.216 2.360 1.743 1.743 1.907 2.098 2.098 ns

DIFF_SSTL18_II_F 0.873 0.961 1.038 0.961 1.038 1.672 1.729 1.880 2.121 2.263 1.377 1.377 1.492 1.732 1.732 ns

DIFF_SSTL18_II_S 0.873 0.961 1.038 0.961 1.038 1.748 1.796 1.965 2.188 2.348 1.616 1.616 1.800 1.971 1.972 ns

DIFF_SSTL18_I_F 0.873 0.961 1.038 0.961 1.038 1.539 1.609 1.755 2.001 2.138 1.220 1.220 1.313 1.575 1.575 ns

DIFF_SSTL18_I_S 0.873 0.961 1.038 0.961 1.038 1.728 1.786 1.942 2.178 2.325 1.677 1.677 1.836 2.032 2.033 ns

HSTL_I_18_F 0.854 0.947 1.021 0.947 1.021 1.510 1.574 1.718 1.966 2.101 1.160 1.160 1.271 1.515 1.544 ns

HSTL_I_18_S 0.854 0.947 1.021 0.947 1.021 1.742 1.805 1.950 2.197 2.333 1.748 1.748 1.867 2.103 2.104 ns

HSTL_I_F 0.748 0.856 0.900 0.856 0.900 1.563 1.611 1.762 2.003 2.145 1.313 1.313 1.417 1.668 1.668 ns

HSTL_I_S 0.748 0.856 0.900 0.856 0.900 1.696 1.798 1.913 2.190 2.296 1.630 1.630 1.780 1.985 1.986 ns

HSUL_12_F 0.712 0.780 0.867 0.780 0.867 1.493 1.573 1.703 1.965 2.086 1.222 1.222 1.335 1.577 1.578 ns

HSUL_12_S 0.712 0.780 0.867 0.780 0.867 1.653 1.711 1.864 2.103 2.247 1.536 1.536 1.665 1.891 1.891 ns

LVCMOS12_F_12 0.761 0.918 0.976 0.918 0.976 1.652 1.689 1.856 2.081 2.239 1.202 1.202 1.317 1.557 1.557 ns

LVCMOS12_F_4 0.761 0.918 0.976 0.918 0.976 1.714 1.742 1.922 2.134 2.305 1.353 1.353 1.478 1.708 1.708 ns

LVCMOS12_F_8 0.761 0.918 0.976 0.918 0.976 1.668 1.714 1.879 2.106 2.262 1.292 1.292 1.432 1.647 1.647 ns

LVCMOS12_S_12 0.761 0.918 0.976 0.918 0.976 2.019 2.073 2.247 2.465 2.630 1.581 1.581 1.717 1.936 1.937 ns

LVCMOS12_S_4 0.761 0.918 0.976 0.918 0.976 1.979 1.979 2.182 2.371 2.565 1.633 1.633 1.772 1.988 1.989 ns

LVCMOS12_S_8 0.761 0.918 0.976 0.918 0.976 2.132 2.205 2.406 2.597 2.789 1.767 1.767 1.928 2.122 2.123 ns

LVCMOS15_F_12 0.775 0.905 0.958 0.905 0.958 1.691 1.713 1.892 2.105 2.275 1.275 1.275 1.428 1.630 1.630 ns

LVCMOS15_F_16 0.775 0.905 0.958 0.905 0.958 1.665 1.722 1.881 2.114 2.264 1.260 1.260 1.407 1.615 1.615 ns

LVCMOS15_F_4 0.775 0.905 0.958 0.905 0.958 1.747 1.825 1.959 2.217 2.342 1.453 1.453 1.557 1.808 1.809 ns

LVCMOS15_F_8 0.775 0.905 0.958 0.905 0.958 1.721 1.778 1.930 2.170 2.313 1.378 1.378 1.458 1.733 1.733 ns

LVCMOS15_S_12 0.775 0.905 0.958 0.905 0.958 1.936 1.991 2.139 2.383 2.522 1.516 1.516 1.648 1.871 1.871 ns

LVCMOS15_S_16 0.775 0.905 0.958 0.905 0.958 2.172 2.172 2.389 2.564 2.772 1.707 1.707 1.888 2.062 2.062 ns

LVCMOS15_S_4 0.775 0.905 0.958 0.905 0.958 2.274 2.313 2.483 2.705 2.866 1.952 1.952 2.123 2.307 2.307 ns

LVCMOS15_S_8 0.775 0.905 0.958 0.905 0.958 2.170 2.170 2.400 2.562 2.783 1.817 1.817 1.984 2.172 2.173 ns

LVCMOS18_F_12 0.810 0.915 0.958 0.915 0.958 1.741 1.805 1.962 2.197 2.345 1.383 1.383 1.471 1.738 1.738 ns

LVCMOS18_F_16 0.810 0.915 0.958 0.915 0.958 1.698 1.785 1.917 2.177 2.300 1.338 1.338 1.446 1.693 1.693 ns

LVCMOS18_F_4 0.810 0.915 0.958 0.915 0.958 1.815 1.868 2.013 2.260 2.396 1.472 1.472 1.599 1.827 1.832 ns

LVCMOS18_F_8 0.810 0.915 0.958 0.915 0.958 1.785 1.797 1.979 2.189 2.362 1.384 1.384 1.487 1.739 1.739 ns

LVCMOS18_S_12 0.810 0.915 0.958 0.915 0.958 2.163 2.201 2.408 2.593 2.791 1.762 1.762 1.894 2.117 2.118 ns

LVCMOS18_S_16 0.810 0.915 0.958 0.915 0.958 2.102 2.173 2.362 2.565 2.745 1.702 1.702 1.834 2.057 2.057 ns

LVCMOS18_S_4 0.810 0.915 0.958 0.915 0.958 2.342 2.346 2.567 2.738 2.950 1.951 1.951 2.092 2.306 2.306 ns

LVCMOS18_S_8 0.810 0.915 0.958 0.915 0.958 2.275 2.292 2.511 2.684 2.894 1.848 1.848 2.008 2.203 2.204 ns

LVCMOS25_F_12 0.963 0.988 1.042 0.988 1.042 2.153 2.153 2.453 2.545 2.836 1.692 1.692 1.856 2.047 2.047 ns

LVCMOS25_F_16 0.963 0.988 1.042 0.988 1.042 2.105 2.105 2.406 2.497 2.789 1.623 1.623 1.786 1.978 1.979 ns

LVCMOS25_F_4 0.963 0.988 1.042 0.988 1.042 2.317 2.344 2.554 2.736 2.937 1.842 1.842 2.039 2.197 2.197 ns

LVCMOS25_F_8 0.963 0.988 1.042 0.988 1.042 2.184 2.184 2.516 2.576 2.899 1.726 1.726 1.910 2.081 2.081 ns





表 28: IOB High Density (HD) のスイッチ特性 (続き)


単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

LVCMOS25_S_12 0.963 0.988 1.042 0.988 1.042 2.550 2.558 2.840 2.950 3.223 1.971 1.971 2.194 2.326 2.327 ns

LVCMOS25_S_16 0.963 0.988 1.042 0.988 1.042 2.449 2.449 2.740 2.841 3.123 1.852 1.852 2.063 2.207 2.207 ns

LVCMOS25_S_4 0.963 0.988 1.042 0.988 1.042 2.770 2.770 3.066 3.162 3.449 2.224 2.224 2.458 2.579 2.579 ns

LVCMOS25_S_8 0.963 0.988 1.042 0.988 1.042 2.663 2.663 2.963 3.055 3.346 2.091 2.091 2.373 2.446 2.446 ns

LVCMOS33_F_12 1.154 1.154 1.213 1.154 1.213 2.415 2.415 2.651 2.807 3.034 1.754 1.754 1.915 2.109 2.109 ns

LVCMOS33_F_16 1.154 1.154 1.213 1.154 1.213 2.381 2.383 2.603 2.775 2.986 1.734 1.734 1.869 2.089 2.089 ns

LVCMOS33_F_4 1.154 1.154 1.213 1.154 1.213 2.541 2.541 2.765 2.933 3.148 1.932 1.932 2.135 2.287 2.287 ns

LVCMOS33_F_8 1.154 1.154 1.213 1.154 1.213 2.603 2.603 2.822 2.995 3.205 1.937 1.937 2.130 2.292 2.294 ns

LVCMOS33_S_12 1.154 1.154 1.213 1.154 1.213 2.705 2.705 3.047 3.097 3.430 2.049 2.049 2.318 2.404 2.404 ns

LVCMOS33_S_16 1.154 1.154 1.213 1.154 1.213 2.714 2.714 3.024 3.106 3.407 2.028 2.028 2.232 2.383 2.383 ns

LVCMOS33_S_4 1.154 1.154 1.213 1.154 1.213 2.999 2.999 3.340 3.391 3.723 2.320 2.320 2.610 2.675 2.675 ns

LVCMOS33_S_8 1.154 1.154 1.213 1.154 1.213 2.929 2.929 3.260 3.321 3.643 2.260 2.260 2.532 2.615 2.616 ns

LVDS_25 0.980 1.003 1.116 1.003 1.116 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A ns

LVPECL 0.980 1.003 1.116 1.003 1.116 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A ns

LVTTL_F_12 1.164 1.164 1.223 1.164 1.223 2.415 2.415 2.651 2.807 3.034 1.754 1.754 1.915 2.109 2.109 ns

LVTTL_F_16 1.164 1.164 1.223 1.164 1.223 2.464 2.464 2.732 2.856 3.115 1.750 1.750 1.986 2.105 2.117 ns

LVTTL_F_4 1.164 1.164 1.223 1.164 1.223 2.541 2.541 2.765 2.933 3.148 1.932 1.932 2.135 2.287 2.287 ns

LVTTL_F_8 1.164 1.164 1.223 1.164 1.223 2.582 2.582 2.787 2.974 3.170 1.910 1.910 2.063 2.265 2.265 ns

LVTTL_S_12 1.164 1.164 1.223 1.164 1.223 2.731 2.731 3.075 3.123 3.458 2.072 2.072 2.343 2.427 2.427 ns

LVTTL_S_16 1.164 1.164 1.223 1.164 1.223 2.714 2.714 3.024 3.106 3.407 2.028 2.028 2.232 2.383 2.383 ns

LVTTL_S_4 1.164 1.164 1.223 1.164 1.223 2.999 2.999 3.340 3.391 3.723 2.320 2.320 2.610 2.675 2.675 ns

LVTTL_S_8 1.164 1.164 1.223 1.164 1.223 2.929 2.929 3.260 3.321 3.643 2.260 2.260 2.532 2.615 2.616 ns

SLVS_400_25 0.998 1.020 1.136 1.020 1.136 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A ns

SSTL12_F 0.712 0.780 0.867 0.780 0.867 1.577 1.643 1.792 2.035 2.175 1.285 1.285 1.423 1.640 1.640 ns

SSTL12_S 0.712 0.780 0.867 0.780 0.867 1.726 1.784 1.948 2.176 2.331 1.567 1.567 1.706 1.922 1.922 ns

SSTL135_F 0.731 0.798 0.881 0.798 0.881 1.558 1.625 1.765 2.017 2.148 1.341 1.341 1.458 1.696 1.696 ns

SSTL135_II_F 0.731 0.798 0.881 0.798 0.881 1.574 1.623 1.770 2.015 2.153 1.325 1.325 1.470 1.680 1.689 ns

SSTL135_II_S 0.731 0.798 0.881 0.798 0.881 1.694 1.768 1.916 2.160 2.299 1.722 1.722 1.911 2.077 2.078 ns

SSTL135_S 0.731 0.798 0.881 0.798 0.881 1.796 1.869 2.025 2.261 2.408 1.814 1.814 1.976 2.169 2.169 ns

SSTL15_F 0.731 0.838 0.880 0.838 0.880 1.544 1.612 1.754 2.004 2.137 1.357 1.357 1.464 1.712 1.713 ns

SSTL15_II_F 0.731 0.838 0.880 0.838 0.880 1.588 1.622 1.778 2.014 2.161 1.356 1.356 1.442 1.711 1.712 ns

SSTL15_II_S 0.731 0.838 0.880 0.838 0.880 1.769 1.821 1.987 2.213 2.370 1.895 1.895 2.047 2.250 2.250 ns

SSTL15_S 0.731 0.838 0.880 0.838 0.880 1.752 1.824 1.977 2.216 2.360 1.743 1.743 1.907 2.098 2.098 ns

SSTL18_II_F 0.854 0.947 1.021 0.947 1.021 1.699 1.729 1.880 2.121 2.263 1.377 1.377 1.492 1.732 1.732 ns

SSTL18_II_S 0.854 0.947 1.021 0.947 1.021 1.748 1.796 1.965 2.188 2.348 1.616 1.616 1.800 1.971 1.972 ns

SSTL18_I_F 0.854 0.947 1.021 0.947 1.021 1.566 1.609 1.755 2.001 2.138 1.220 1.220 1.313 1.575 1.575 ns

SSTL18_I_S 0.854 0.947 1.021 0.947 1.021 1.745 1.786 1.942 2.178 2.325 1.677 1.677 1.836 2.032 2.033 ns

SUB_LVDS 0.871 1.002 1.036 1.002 1.036 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A ns





IOB High Performance (HP) のスイッチ特性表 29: IOB High Performance (HP) のスイッチ特性


単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

DIFF_HSTL_I_12_F 0.288 0.394 0.402 0.394 0.402 0.410 0.423 0.443 0.423 0.443 0.514 0.553 0.582 0.553 0.582 ns

DIFF_HSTL_I_12_M 0.288 0.394 0.402 0.394 0.402 0.552 0.552 0.583 0.552 0.583 0.632 0.641 0.679 0.641 0.679 ns

DIFF_HSTL_I_12_S 0.288 0.394 0.402 0.394 0.402 0.752 0.752 0.800 0.752 0.800 0.813 0.813 0.868 0.813 0.868 ns

DIFF_HSTL_I_18_F 0.259 0.319 0.339 0.319 0.339 0.439 0.456 0.474 0.456 0.474 0.549 0.576 0.606 0.576 0.606 ns

DIFF_HSTL_I_18_M 0.259 0.319 0.339 0.319 0.339 0.563 0.570 0.603 0.570 0.603 0.636 0.653 0.692 0.653 0.692 ns

DIFF_HSTL_I_18_S 0.259 0.319 0.339 0.319 0.339 0.782 0.782 0.834 0.782 0.834 0.816 0.816 0.871 0.816 0.871 ns

DIFF_HSTL_I_DCI_12_F 0.288 0.394 0.402 0.394 0.402 0.393 0.406 0.429 0.406 0.429 0.502 0.534 0.564 0.534 0.564 ns

DIFF_HSTL_I_DCI_12_M 0.288 0.394 0.402 0.394 0.402 0.546 0.557 0.587 0.557 0.587 0.636 0.653 0.694 0.653 0.694 ns

DIFF_HSTL_I_DCI_12_S 0.288 0.394 0.402 0.394 0.402 0.755 0.755 0.806 0.755 0.806 0.842 0.842 0.907 0.842 0.907 ns

DIFF_HSTL_I_DCI_18_F 0.259 0.323 0.339 0.323 0.339 0.422 0.445 0.461 0.445 0.461 0.509 0.566 0.595 0.566 0.595 ns

DIFF_HSTL_I_DCI_18_M 0.259 0.323 0.339 0.323 0.339 0.546 0.555 0.586 0.555 0.586 0.626 0.643 0.684 0.643 0.684 ns

DIFF_HSTL_I_DCI_18_S 0.259 0.323 0.339 0.323 0.339 0.762 0.762 0.818 0.762 0.818 0.836 0.836 0.900 0.836 0.900 ns

DIFF_HSTL_I_DCI_F 0.335 0.397 0.417 0.397 0.417 0.407 0.431 0.445 0.431 0.445 0.517 0.555 0.575 0.555 0.575 ns

DIFF_HSTL_I_DCI_M 0.335 0.397 0.417 0.397 0.417 0.549 0.553 0.583 0.553 0.583 0.634 0.644 0.684 0.644 0.684 ns

DIFF_HSTL_I_DCI_S 0.335 0.397 0.417 0.397 0.417 0.767 0.767 0.823 0.767 0.823 0.848 0.848 0.912 0.848 0.912 ns

DIFF_HSTL_I_F 0.304 0.404 0.417 0.404 0.417 0.409 0.423 0.443 0.423 0.443 0.514 0.549 0.581 0.549 0.581 ns

DIFF_HSTL_I_M 0.304 0.404 0.417 0.404 0.417 0.549 0.555 0.586 0.555 0.586 0.624 0.640 0.677 0.640 0.677 ns

DIFF_HSTL_I_S 0.304 0.404 0.417 0.404 0.417 0.767 0.767 0.818 0.767 0.818 0.811 0.811 0.866 0.811 0.866 ns

DIFF_HSUL_12_DCI_F 0.320 0.381 0.400 0.381 0.400 0.411 0.425 0.443 0.425 0.443 0.520 0.558 0.586 0.558 0.586 ns

DIFF_HSUL_12_DCI_M 0.320 0.381 0.400 0.381 0.400 0.546 0.557 0.587 0.557 0.587 0.636 0.653 0.694 0.653 0.694 ns

DIFF_HSUL_12_DCI_S 0.320 0.381 0.400 0.381 0.400 0.737 0.737 0.787 0.737 0.787 0.822 0.822 0.885 0.822 0.885 ns

DIFF_HSUL_12_F 0.322 0.394 0.402 0.394 0.402 0.394 0.412 0.430 0.412 0.430 0.494 0.538 0.566 0.538 0.566 ns

DIFF_HSUL_12_M 0.322 0.394 0.402 0.394 0.402 0.552 0.552 0.583 0.552 0.583 0.632 0.641 0.679 0.641 0.679 ns

DIFF_HSUL_12_S 0.322 0.394 0.402 0.394 0.402 0.752 0.752 0.800 0.752 0.800 0.813 0.813 0.868 0.813 0.868 ns

DIFF_POD10_DCI_F 0.289 0.411 0.430 0.411 0.430 0.407 0.425 0.444 0.425 0.444 0.512 0.555 0.584 0.555 0.584 ns

DIFF_POD10_DCI_M 0.289 0.411 0.430 0.411 0.430 0.533 0.542 0.571 0.542 0.571 0.618 0.640 0.681 0.640 0.681 ns

DIFF_POD10_DCI_S 0.289 0.411 0.430 0.411 0.430 0.754 0.754 0.815 0.754 0.815 0.850 0.850 0.917 0.850 0.917 ns

DIFF_POD10_F 0.288 0.411 0.433 0.411 0.433 0.425 0.438 0.459 0.438 0.459 0.531 0.569 0.601 0.569 0.601 ns

DIFF_POD10_M 0.288 0.411 0.433 0.411 0.433 0.519 0.538 0.568 0.538 0.568 0.589 0.630 0.667 0.630 0.667 ns

DIFF_POD10_S 0.288 0.411 0.433 0.411 0.433 0.752 0.766 0.821 0.766 0.821 0.821 0.836 0.894 0.836 0.894 ns

DIFF_POD12_DCI_F 0.320 0.407 0.432 0.407 0.432 0.411 0.425 0.443 0.425 0.443 0.519 0.558 0.586 0.558 0.586 ns

DIFF_POD12_DCI_M 0.320 0.407 0.432 0.407 0.432 0.516 0.543 0.572 0.543 0.572 0.602 0.638 0.678 0.638 0.678 ns

DIFF_POD12_DCI_S 0.320 0.407 0.432 0.407 0.432 0.740 0.772 0.822 0.772 0.822 0.833 0.862 0.929 0.862 0.929 ns

DIFF_POD12_F 0.305 0.409 0.430 0.409 0.430 0.438 0.455 0.476 0.455 0.476 0.549 0.595 0.626 0.595 0.626 ns

DIFF_POD12_M 0.305 0.409 0.430 0.409 0.430 0.551 0.551 0.582 0.551 0.582 0.632 0.641 0.679 0.641 0.679 ns

DIFF_POD12_S 0.305 0.409 0.430 0.409 0.430 0.749 0.767 0.817 0.767 0.817 0.818 0.832 0.889 0.832 0.889 ns

DIFF_SSTL12_DCI_F 0.303 0.381 0.400 0.381 0.400 0.411 0.425 0.443 0.425 0.443 0.520 0.558 0.586 0.558 0.586 ns

DIFF_SSTL12_DCI_M 0.303 0.381 0.400 0.381 0.400 0.549 0.557 0.587 0.557 0.587 0.643 0.654 0.694 0.654 0.694 ns





表 29: IOB High Performance (HP) のスイッチ特性 (続き)


単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

DIFF_SSTL12_DCI_S 0.303 0.381 0.400 0.381 0.400 0.754 0.754 0.803 0.754 0.803 0.842 0.842 0.908 0.842 0.908 ns

DIFF_SSTL12_F 0.288 0.394 0.402 0.394 0.402 0.394 0.412 0.430 0.412 0.430 0.494 0.538 0.566 0.538 0.566 ns

DIFF_SSTL12_M 0.288 0.394 0.402 0.394 0.402 0.550 0.553 0.584 0.553 0.584 0.630 0.641 0.676 0.641 0.676 ns

DIFF_SSTL12_S 0.288 0.394 0.402 0.394 0.402 0.758 0.758 0.808 0.758 0.808 0.823 0.823 0.879 0.823 0.879 ns

DIFF_SSTL135_DCI_F 0.303 0.371 0.402 0.371 0.402 0.392 0.411 0.428 0.411 0.428 0.494 0.537 0.565 0.537 0.565 ns

DIFF_SSTL135_DCI_M 0.303 0.371 0.402 0.371 0.402 0.551 0.551 0.582 0.551 0.582 0.643 0.645 0.685 0.645 0.685 ns

DIFF_SSTL135_DCI_S 0.303 0.371 0.402 0.371 0.402 0.746 0.746 0.799 0.746 0.799 0.829 0.829 0.893 0.829 0.893 ns

DIFF_SSTL135_F 0.289 0.375 0.402 0.375 0.402 0.393 0.408 0.428 0.408 0.428 0.491 0.528 0.561 0.528 0.561 ns

DIFF_SSTL135_M 0.289 0.375 0.402 0.375 0.402 0.548 0.555 0.585 0.555 0.585 0.621 0.641 0.679 0.641 0.679 ns

DIFF_SSTL135_S 0.289 0.375 0.402 0.375 0.402 0.772 0.772 0.823 0.772 0.823 0.827 0.827 0.878 0.827 0.878 ns

DIFF_SSTL15_DCI_F 0.335 0.397 0.417 0.397 0.417 0.394 0.412 0.429 0.412 0.429 0.497 0.531 0.563 0.531 0.563 ns

DIFF_SSTL15_DCI_M 0.335 0.397 0.417 0.397 0.417 0.549 0.553 0.583 0.553 0.583 0.632 0.645 0.685 0.645 0.685 ns

DIFF_SSTL15_DCI_S 0.335 0.397 0.417 0.397 0.417 0.768 0.768 0.822 0.768 0.822 0.847 0.847 0.912 0.847 0.912 ns

DIFF_SSTL15_F 0.304 0.404 0.417 0.404 0.417 0.409 0.424 0.445 0.424 0.445 0.513 0.551 0.577 0.551 0.577 ns

DIFF_SSTL15_M 0.304 0.404 0.417 0.404 0.417 0.547 0.554 0.585 0.554 0.585 0.624 0.639 0.677 0.639 0.677 ns

DIFF_SSTL15_S 0.304 0.404 0.417 0.404 0.417 0.767 0.767 0.817 0.767 0.817 0.813 0.813 0.867 0.813 0.867 ns

DIFF_SSTL18_I_DCI_F 0.256 0.320 0.336 0.320 0.336 0.422 0.445 0.461 0.445 0.461 0.540 0.566 0.595 0.566 0.595 ns

DIFF_SSTL18_I_DCI_M 0.256 0.320 0.336 0.320 0.336 0.552 0.554 0.585 0.554 0.585 0.629 0.644 0.683 0.644 0.683 ns

DIFF_SSTL18_I_DCI_S 0.256 0.320 0.336 0.320 0.336 0.762 0.762 0.818 0.762 0.818 0.837 0.837 0.899 0.837 0.899 ns

DIFF_SSTL18_I_F 0.256 0.316 0.336 0.316 0.336 0.439 0.454 0.476 0.454 0.476 0.549 0.578 0.608 0.578 0.608 ns

DIFF_SSTL18_I_M 0.256 0.316 0.336 0.316 0.336 0.567 0.571 0.603 0.571 0.603 0.535 0.652 0.692 0.652 0.692 ns

DIFF_SSTL18_I_S 0.256 0.316 0.336 0.316 0.336 0.782 0.782 0.835 0.782 0.835 0.816 0.816 0.870 0.816 0.870 ns

HSLVDCI_15_F 0.336 0.393 0.415 0.393 0.415 0.407 0.425 0.443 0.425 0.443 0.513 0.548 0.579 0.548 0.579 ns

HSLVDCI_15_M 0.336 0.393 0.415 0.393 0.415 0.548 0.552 0.581 0.552 0.581 0.635 0.644 0.684 0.644 0.684 ns

HSLVDCI_15_S 0.336 0.393 0.415 0.393 0.415 0.748 0.748 0.802 0.748 0.802 0.827 0.827 0.890 0.827 0.890 ns

HSLVDCI_18_F 0.367 0.424 0.447 0.424 0.447 0.424 0.445 0.461 0.445 0.461 0.541 0.566 0.595 0.566 0.595 ns

HSLVDCI_18_M 0.367 0.424 0.447 0.424 0.447 0.563 0.567 0.598 0.567 0.598 0.647 0.658 0.699 0.658 0.699 ns

HSLVDCI_18_S 0.367 0.424 0.447 0.424 0.447 0.761 0.761 0.817 0.761 0.817 0.836 0.836 0.900 0.836 0.900 ns

HSTL_I_12_F 0.322 0.378 0.399 0.378 0.399 0.410 0.423 0.443 0.423 0.443 0.514 0.553 0.582 0.553 0.582 ns

HSTL_I_12_M 0.322 0.378 0.399 0.378 0.399 0.551 0.551 0.582 0.551 0.582 0.632 0.642 0.679 0.642 0.679 ns

HSTL_I_12_S 0.322 0.378 0.399 0.378 0.399 0.750 0.750 0.799 0.750 0.799 0.813 0.813 0.868 0.813 0.868 ns

HSTL_I_18_F 0.258 0.322 0.339 0.322 0.339 0.439 0.456 0.474 0.456 0.474 0.549 0.576 0.606 0.576 0.606 ns

HSTL_I_18_M 0.258 0.322 0.339 0.322 0.339 0.562 0.569 0.602 0.569 0.602 0.637 0.653 0.692 0.653 0.692 ns

HSTL_I_18_S 0.258 0.322 0.339 0.322 0.339 0.781 0.781 0.833 0.781 0.833 0.816 0.816 0.871 0.816 0.871 ns

HSTL_I_DCI_12_F 0.322 0.378 0.399 0.378 0.399 0.393 0.406 0.429 0.406 0.429 0.502 0.534 0.564 0.534 0.564 ns

HSTL_I_DCI_12_M 0.322 0.378 0.399 0.378 0.399 0.551 0.556 0.586 0.556 0.586 0.644 0.654 0.694 0.654 0.694 ns

HSTL_I_DCI_12_S 0.322 0.378 0.399 0.378 0.399 0.754 0.754 0.803 0.754 0.803 0.842 0.842 0.907 0.842 0.907 ns

HSTL_I_DCI_18_F 0.258 0.321 0.339 0.321 0.339 0.422 0.445 0.461 0.445 0.461 0.509 0.566 0.595 0.566 0.595 ns

HSTL_I_DCI_18_M 0.258 0.321 0.339 0.321 0.339 0.551 0.554 0.585 0.554 0.585 0.634 0.643 0.684 0.643 0.684 ns

HSTL_I_DCI_18_S 0.258 0.321 0.339 0.321 0.339 0.761 0.761 0.817 0.761 0.817 0.836 0.836 0.900 0.836 0.900 ns







単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

HSTL_I_DCI_F 0.288 0.393 0.415 0.393 0.415 0.407 0.431 0.445 0.431 0.445 0.517 0.555 0.575 0.555 0.575 ns

HSTL_I_DCI_M 0.288 0.393 0.415 0.393 0.415 0.548 0.552 0.581 0.552 0.581 0.635 0.644 0.684 0.644 0.684 ns

HSTL_I_DCI_S 0.288 0.393 0.415 0.393 0.415 0.766 0.766 0.821 0.766 0.821 0.847 0.847 0.912 0.847 0.912 ns

HSTL_I_F 0.322 0.378 0.399 0.378 0.399 0.409 0.423 0.443 0.423 0.443 0.514 0.549 0.581 0.549 0.581 ns

HSTL_I_M 0.322 0.378 0.399 0.378 0.399 0.548 0.554 0.585 0.554 0.585 0.624 0.640 0.677 0.640 0.677 ns

HSTL_I_S 0.322 0.378 0.399 0.378 0.399 0.766 0.766 0.816 0.766 0.816 0.811 0.811 0.866 0.811 0.866 ns

HSUL_12_DCI_F 0.319 0.378 0.399 0.378 0.399 0.411 0.425 0.443 0.425 0.443 0.520 0.558 0.586 0.558 0.586 ns

HSUL_12_DCI_M 0.319 0.378 0.399 0.378 0.399 0.551 0.556 0.586 0.556 0.586 0.644 0.654 0.694 0.654 0.694 ns

HSUL_12_DCI_S 0.319 0.378 0.399 0.378 0.399 0.736 0.736 0.784 0.736 0.784 0.821 0.821 0.886 0.821 0.886 ns

HSUL_12_F 0.305 0.378 0.399 0.378 0.399 0.394 0.412 0.430 0.412 0.430 0.494 0.538 0.566 0.538 0.566 ns

HSUL_12_M 0.305 0.378 0.399 0.378 0.399 0.551 0.551 0.582 0.551 0.582 0.632 0.642 0.679 0.642 0.679 ns

HSUL_12_S 0.305 0.378 0.399 0.378 0.399 0.750 0.750 0.799 0.750 0.799 0.813 0.813 0.868 0.813 0.868 ns

LVCMOS12_F_2 0.443 0.512 0.555 0.512 0.555 0.657 0.672 0.692 0.672 0.692 0.862 0.898 0.922 0.898 0.922 ns

LVCMOS12_F_4 0.443 0.512 0.555 0.512 0.555 0.486 0.504 0.521 0.504 0.521 0.645 0.664 0.693 0.664 0.693 ns

LVCMOS12_F_6 0.443 0.512 0.555 0.512 0.555 0.469 0.485 0.507 0.485 0.507 0.585 0.634 0.669 0.634 0.669 ns

LVCMOS12_F_8 0.443 0.512 0.555 0.512 0.555 0.457 0.465 0.489 0.465 0.489 0.592 0.611 0.666 0.611 0.666 ns

LVCMOS12_M_2 0.443 0.512 0.555 0.512 0.555 0.687 0.708 0.727 0.708 0.727 0.889 0.916 0.945 0.916 0.945 ns

LVCMOS12_M_4 0.443 0.512 0.555 0.512 0.555 0.533 0.550 0.573 0.550 0.573 0.629 0.664 0.690 0.664 0.690 ns

LVCMOS12_M_6 0.443 0.512 0.555 0.512 0.555 0.520 0.527 0.554 0.527 0.554 0.608 0.622 0.652 0.622 0.652 ns

LVCMOS12_M_8 0.443 0.512 0.555 0.512 0.555 0.532 0.540 0.571 0.540 0.571 0.606 0.614 0.649 0.614 0.649 ns

LVCMOS12_S_2 0.443 0.512 0.555 0.512 0.555 0.767 0.767 0.803 0.767 0.803 0.981 0.990 1.024 0.990 1.024 ns

LVCMOS12_S_4 0.443 0.512 0.555 0.512 0.555 0.666 0.666 0.704 0.666 0.704 0.803 0.803 0.848 0.803 0.848 ns

LVCMOS12_S_6 0.443 0.512 0.555 0.512 0.555 0.657 0.657 0.695 0.657 0.695 0.732 0.732 0.774 0.732 0.774 ns

LVCMOS12_S_8 0.443 0.512 0.555 0.512 0.555 0.708 0.708 0.761 0.708 0.761 0.745 0.745 0.790 0.745 0.790 ns

LVCMOS15_F_12 0.368 0.414 0.445 0.414 0.445 0.485 0.500 0.522 0.500 0.522 0.584 0.647 0.682 0.647 0.682 ns

LVCMOS15_F_2 0.368 0.414 0.445 0.414 0.445 0.686 0.702 0.722 0.702 0.722 0.893 0.919 0.940 0.919 0.940 ns

LVCMOS15_F_4 0.368 0.414 0.445 0.414 0.445 0.567 0.579 0.601 0.579 0.601 0.727 0.755 0.781 0.755 0.781 ns

LVCMOS15_F_6 0.368 0.414 0.445 0.414 0.445 0.533 0.547 0.569 0.547 0.569 0.684 0.711 0.742 0.711 0.742 ns

LVCMOS15_F_8 0.368 0.414 0.445 0.414 0.445 0.500 0.518 0.538 0.518 0.538 0.635 0.686 0.703 0.686 0.703 ns

LVCMOS15_M_12 0.368 0.414 0.445 0.414 0.445 0.607 0.607 0.644 0.607 0.644 0.637 0.637 0.676 0.637 0.676 ns

LVCMOS15_M_2 0.368 0.414 0.445 0.414 0.445 0.736 0.741 0.770 0.741 0.770 0.929 0.938 0.962 0.938 0.962 ns

LVCMOS15_M_4 0.368 0.414 0.445 0.414 0.445 0.610 0.625 0.651 0.625 0.651 0.733 0.754 0.786 0.754 0.786 ns

LVCMOS15_M_6 0.368 0.414 0.445 0.414 0.445 0.564 0.576 0.604 0.576 0.604 0.655 0.674 0.710 0.674 0.710 ns

LVCMOS15_M_8 0.368 0.414 0.445 0.414 0.445 0.565 0.568 0.601 0.568 0.601 0.634 0.639 0.681 0.639 0.681 ns

LVCMOS15_S_12 0.368 0.414 0.445 0.414 0.445 0.788 0.788 0.855 0.788 0.855 0.695 0.695 0.733 0.695 0.733 ns

LVCMOS15_S_2 0.368 0.414 0.445 0.414 0.445 0.829 0.829 0.864 0.829 0.864 1.038 1.039 1.079 1.039 1.079 ns

LVCMOS15_S_4 0.368 0.414 0.445 0.414 0.445 0.687 0.687 0.725 0.687 0.725 0.813 0.813 0.851 0.813 0.851 ns

LVCMOS15_S_6 0.368 0.414 0.445 0.414 0.445 0.671 0.671 0.710 0.671 0.710 0.726 0.726 0.763 0.726 0.763 ns

LVCMOS15_S_8 0.368 0.414 0.445 0.414 0.445 0.704 0.704 0.755 0.704 0.755 0.721 0.721 0.758 0.721 0.758 ns

LVCMOS18_F_12 0.352 0.418 0.445 0.418 0.445 0.564 0.573 0.601 0.573 0.601 0.696 0.731 0.769 0.731 0.769 ns







単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

LVCMOS18_F_2 0.352 0.418 0.445 0.418 0.445 0.723 0.739 0.760 0.739 0.760 0.918 0.945 0.971 0.945 0.971 ns

LVCMOS18_F_4 0.352 0.418 0.445 0.418 0.445 0.598 0.609 0.630 0.609 0.630 0.749 0.778 0.802 0.778 0.802 ns

LVCMOS18_F_6 0.352 0.418 0.445 0.418 0.445 0.598 0.603 0.633 0.603 0.633 0.781 0.781 0.808 0.781 0.808 ns

LVCMOS18_F_8 0.352 0.418 0.445 0.418 0.445 0.567 0.573 0.600 0.573 0.600 0.712 0.733 0.767 0.733 0.767 ns

LVCMOS18_M_12 0.352 0.418 0.445 0.418 0.445 0.640 0.640 0.678 0.640 0.678 0.670 0.670 0.709 0.670 0.709 ns

LVCMOS18_M_2 0.352 0.418 0.445 0.418 0.445 0.785 0.798 0.822 0.798 0.822 0.986 0.991 1.016 0.991 1.016 ns

LVCMOS18_M_4 0.352 0.418 0.445 0.418 0.445 0.658 0.664 0.693 0.664 0.693 0.786 0.798 0.836 0.798 0.836 ns

LVCMOS18_M_6 0.352 0.418 0.445 0.418 0.445 0.625 0.629 0.663 0.629 0.663 0.727 0.735 0.775 0.735 0.775 ns

LVCMOS18_M_8 0.352 0.418 0.445 0.418 0.445 0.626 0.626 0.661 0.626 0.661 0.705 0.705 0.746 0.705 0.746 ns

LVCMOS18_S_12 0.352 0.418 0.445 0.418 0.445 0.795 0.795 0.861 0.795 0.861 0.683 0.683 0.721 0.683 0.721 ns

LVCMOS18_S_2 0.352 0.418 0.445 0.418 0.445 0.861 0.862 0.897 0.862 0.897 1.061 1.076 1.098 1.076 1.098 ns

LVCMOS18_S_4 0.352 0.418 0.445 0.418 0.445 0.716 0.716 0.758 0.716 0.758 0.829 0.829 0.872 0.829 0.872 ns

LVCMOS18_S_6 0.352 0.418 0.445 0.418 0.445 0.682 0.682 0.724 0.682 0.724 0.724 0.724 0.762 0.724 0.762 ns

LVCMOS18_S_8 0.352 0.418 0.445 0.418 0.445 0.707 0.707 0.760 0.707 0.760 0.709 0.709 0.745 0.709 0.745 ns

LVDCI_15_F 0.369 0.425 0.462 0.425 0.462 0.407 0.426 0.443 0.426 0.443 0.514 0.548 0.581 0.548 0.581 ns

LVDCI_15_M 0.369 0.425 0.462 0.425 0.462 0.549 0.553 0.582 0.553 0.582 0.632 0.645 0.685 0.645 0.685 ns

LVDCI_15_S 0.369 0.425 0.462 0.425 0.462 0.749 0.749 0.803 0.749 0.803 0.821 0.821 0.890 0.821 0.890 ns

LVDCI_18_F 0.367 0.414 0.447 0.414 0.447 0.422 0.441 0.459 0.441 0.459 0.541 0.560 0.589 0.560 0.589 ns

LVDCI_18_M 0.367 0.414 0.447 0.414 0.447 0.546 0.554 0.585 0.554 0.585 0.622 0.644 0.683 0.644 0.683 ns

LVDCI_18_S 0.367 0.414 0.447 0.414 0.447 0.760 0.760 0.818 0.760 0.818 0.837 0.837 0.899 0.837 0.899 ns

LVDS 0.508 0.539 0.620 0.539 0.620 0.626 0.626 0.662 0.626 0.662 960.447 ns

MIPI_DPHY_DCI_HS 0.305 0.386 0.415 0.386 0.415 0.489 0.502 0.522 0.502 0.522 N/A N/A N/A N/A N/A ns

MIPI_DPHY_DCI_LP 8.438 8.438 8.792 8.438 8.792 0.895 0.914 0.937 0.914 0.937 N/A N/A N/A N/A N/A ns

POD10_DCI_F 0.336 0.408 0.430 0.408 0.430 0.407 0.425 0.444 0.425 0.444 0.512 0.555 0.584 0.555 0.584 ns

POD10_DCI_M 0.336 0.408 0.430 0.408 0.430 0.533 0.542 0.571 0.542 0.571 0.618 0.640 0.681 0.640 0.681 ns

POD10_DCI_S 0.336 0.408 0.430 0.408 0.430 0.724 0.754 0.815 0.754 0.815 0.815 0.850 0.917 0.850 0.917 ns

POD10_F 0.336 0.407 0.430 0.407 0.430 0.425 0.438 0.459 0.438 0.459 0.531 0.569 0.601 0.569 0.601 ns

POD10_M 0.336 0.407 0.430 0.407 0.430 0.519 0.538 0.568 0.538 0.568 0.589 0.630 0.667 0.630 0.667 ns

POD10_S 0.336 0.407 0.430 0.407 0.430 0.752 0.766 0.821 0.766 0.821 0.821 0.836 0.894 0.836 0.894 ns

POD12_DCI_F 0.336 0.409 0.431 0.409 0.431 0.411 0.425 0.443 0.425 0.443 0.519 0.558 0.586 0.558 0.586 ns

POD12_DCI_M 0.336 0.409 0.431 0.409 0.431 0.516 0.543 0.572 0.543 0.572 0.602 0.638 0.678 0.638 0.678 ns

POD12_DCI_S 0.336 0.409 0.431 0.409 0.431 0.740 0.772 0.822 0.772 0.822 0.833 0.862 0.929 0.862 0.929 ns

POD12_F 0.336 0.409 0.431 0.409 0.431 0.438 0.455 0.476 0.455 0.476 0.549 0.595 0.626 0.595 0.626 ns

POD12_M 0.336 0.409 0.431 0.409 0.431 0.551 0.551 0.582 0.551 0.582 0.632 0.641 0.679 0.641 0.679 ns

POD12_S 0.336 0.409 0.431 0.409 0.431 0.749 0.767 0.817 0.767 0.817 0.818 0.832 0.889 0.832 0.889 ns

SLVS_400_18 0.492 0.539 0.620 0.539 0.620 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A ns

SSTL12_DCI_F 0.331 0.381 0.399 0.381 0.399 0.411 0.425 0.443 0.425 0.443 0.520 0.558 0.586 0.558 0.586 ns

SSTL12_DCI_M 0.331 0.381 0.399 0.381 0.399 0.549 0.557 0.587 0.557 0.587 0.643 0.654 0.694 0.654 0.694 ns

SSTL12_DCI_S 0.331 0.381 0.399 0.381 0.399 0.754 0.754 0.803 0.754 0.803 0.842 0.842 0.908 0.842 0.908 ns

SSTL12_F 0.320 0.403 0.403 0.403 0.403 0.394 0.412 0.430 0.412 0.430 0.494 0.538 0.566 0.538 0.566 ns







単位0.90V 0.85V 0.72V 0.90V 0.85V 0.72V 0.90V 0.85V 0.72V

-3 -2 -1 -2 -1 -3 -2 -1 -2 -1 -3 -2 -1 -2 -1

SSTL12_M 0.320 0.403 0.403 0.403 0.403 0.550 0.553 0.584 0.553 0.584 0.630 0.641 0.676 0.641 0.676 ns

SSTL12_S 0.320 0.403 0.403 0.403 0.403 0.758 0.758 0.808 0.758 0.808 0.823 0.823 0.879 0.823 0.879 ns

SSTL135_DCI_F 0.341 0.366 0.399 0.366 0.399 0.392 0.411 0.428 0.411 0.428 0.494 0.537 0.565 0.537 0.565 ns

SSTL135_DCI_M 0.341 0.366 0.399 0.366 0.399 0.551 0.551 0.582 0.551 0.582 0.643 0.645 0.685 0.645 0.685 ns

SSTL135_DCI_S 0.341 0.366 0.399 0.366 0.399 0.746 0.746 0.799 0.746 0.799 0.829 0.829 0.893 0.829 0.893 ns

SSTL135_F 0.321 0.378 0.399 0.378 0.399 0.393 0.408 0.428 0.408 0.428 0.491 0.528 0.561 0.528 0.561 ns

SSTL135_M 0.321 0.378 0.399 0.378 0.399 0.548 0.555 0.585 0.555 0.585 0.621 0.641 0.679 0.641 0.679 ns

SSTL135_S 0.321 0.378 0.399 0.378 0.399 0.772 0.772 0.823 0.772 0.823 0.827 0.827 0.878 0.827 0.878 ns

SSTL15_DCI_F 0.319 0.402 0.417 0.402 0.417 0.394 0.412 0.429 0.412 0.429 0.497 0.531 0.563 0.531 0.563 ns

SSTL15_DCI_M 0.319 0.402 0.417 0.402 0.417 0.549 0.553 0.583 0.553 0.583 0.632 0.645 0.685 0.645 0.685 ns

SSTL15_DCI_S 0.319 0.402 0.417 0.402 0.417 0.768 0.768 0.822 0.768 0.822 0.847 0.847 0.912 0.847 0.912 ns

SSTL15_F 0.320 0.371 0.400 0.371 0.400 0.393 0.408 0.428 0.408 0.428 0.494 0.530 0.556 0.530 0.556 ns

SSTL15_M 0.320 0.371 0.400 0.371 0.400 0.547 0.554 0.585 0.554 0.585 0.624 0.639 0.677 0.639 0.677 ns

SSTL15_S 0.320 0.371 0.400 0.371 0.400 0.767 0.767 0.817 0.767 0.817 0.813 0.813 0.867 0.813 0.867 ns

SSTL18_I_DCI_F 0.256 0.329 0.336 0.329 0.336 0.422 0.445 0.461 0.445 0.461 0.540 0.566 0.595 0.566 0.595 ns

SSTL18_I_DCI_M 0.256 0.329 0.336 0.329 0.336 0.552 0.554 0.585 0.554 0.585 0.629 0.644 0.683 0.644 0.683 ns

SSTL18_I_DCI_S 0.256 0.329 0.336 0.329 0.336 0.762 0.762 0.818 0.762 0.818 0.837 0.837 0.899 0.837 0.899 ns

SSTL18_I_F 0.259 0.316 0.337 0.316 0.337 0.439 0.454 0.476 0.454 0.476 0.549 0.578 0.608 0.578 0.608 ns

SSTL18_I_M 0.259 0.316 0.337 0.316 0.337 0.567 0.571 0.603 0.571 0.603 0.535 0.652 0.692 0.652 0.692 ns

SSTL18_I_S 0.259 0.316 0.337 0.316 0.337 0.782 0.782 0.835 0.782 0.835 0.816 0.816 0.870 0.816 0.870 ns

SUB_LVDS 0.508 0.539 0.620 0.539 0.620 0.658 0.660 0.692 0.660 0.692 907.4 969.863 ns

IOB トライステート出力のスイッチ特性表 30 に、TOUTBUF_DELAY_TE_PAD および TINBUF_DELAY_IBUFDIS_O の値を示します。• TOUTBUF_DELAY_TE_PAD は、ハイインピーダンスステートのようにトライステートが有効な場合の、T ピンから IOB パッドの出力バッファーを通って IOB パッドに達するまでの遅延です。

• TINBUF_DELAY_IBUFDIS_O は、IBUFDISABLE から O 出力までの IOB 遅延です。• HP I/O バンクでは、DCITERMDISABLE ピン使用時の内部 DCI 終端がオフになるまでの時間は常に TOUTBUF_DELAY_TE_PAD よりも高速です。

• HD I/O バンクでは、INTERMDISABLE ピン使用時の内部 IN_TERM 終端がオフになるまでの時間は常に TOUTBUF_DELAY_TE_PAD よりも高速です。





表 30: IOB トライステート出力のスイッチ特性

シンボル説明スピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

TOUTBUF_DELAY_TE_PAD HD I/O バンクでの T 入力からパッドのハイインピーダンス 6.167 6.318 6.369 6.699 6.752 ns

HP I/O バンクでの T 入力からパッドのハイインピーダンス 5.330 5.330 5.341 5.330 5.341 ns

TINBUF_DELAY_IBUFDIS_O HD I/O バンクでの IBUFDISABLE から O 出力までの IBUF ターンオン時間 2.266 2.266 2.430 2.266 2.430 ns

HP I/O バンクでの IBUFDISABLE から O 出力までの IBUF ターンオン時間 0.873 0.936 1.037 0.936 1.037 ns

入力遅延の計測方法次の表に、入力遅延の計測に使用するテストセットアップパラメーターを示します。表 31: 入力遅延の計測方法

説明 I/O 規格の属性 VL1, 2 VH1, 2 VMEAS 1, 4 VREF 1, 3, 5

LVCMOS、1.2V LVCMOS12 0.1 1.1 0.6 –

LVCMOS、LVDCI、HSLVDCI、1.5V LVCMOS15、LVDCI_15、HSLVDCI_15

0.1 1.4 0.75 –

LVCMOS、LVDCI、HSLVDCI、1.8V LVCMOS18、LVDCI_18、HSLVDCI_18

0.1 1.7 0.9 –

LVCMOS、2.5V LVCMOS25 0.1 2.4 1.25 –

LVCMOS、3.3V LVCMOS33 0.1 3.2 1.65 –

LVTTL、3.3V LVTTL 0.1 3.2 1.65 –

HSTL (高速トランシーバーロジック)、クラス I、1.2V HSTL_I_12 VREF – 0.25 VREF + 0.25 VREF 0.6

HSTL、クラス I、1.5V HSTL_I VREF – 0.325 VREF + 0.325 VREF 0.75

HSTL、クラス I、1.8V HSTL_I_18 VREF – 0.4 VREF + 0.4 VREF 0.9

HSUL (高速非終端ロジック)、1.2V HSUL_12 VREF – 0.25 VREF + 0.25 VREF 0.6

SSTL12 (スタブ直列終端ロジック)、1.2V SSTL12 VREF – 0.25 VREF + 0.25 VREF 0.6

SSTL135 および SSTL135 クラス II、1.35V SSTL135、SSTL135_II VREF – 0.2875 VREF + 0.2875 VREF 0.675

SSTL15 および SSTL15 クラス II、1.5V SSTL15、SSTL15_II VREF – 0.325 VREF + 0.325 VREF 0.75

SSTL18、クラス I および II、1.8V SSTL18_I、SSTL18_II VREF – 0.4 VREF + 0.4 VREF 0.9

POD10、1.0V POD10 VREF – 0.2 VREF + 0.2 VREF 0.7

POD12、1.2V POD12 VREF – 0.24 VREF + 0.24 VREF 0.84

DIFF_HSTL、クラス I、1.2V DIFF_HSTL_I_12 0.6 – 0.25 0.6 + 0.25 06 –

DIFF_HSTL、クラス I、1.5V DIFF_HSTL_I 0.75 – 0.325 0.75 + 0.325 06 –

DIFF_HSTL、クラス I、1.8V DIFF_HSTL_I_18 0.9 – 0.4 0.9 + 0.4 06 –

DIFF_HSUL、1.2V DIFF_HSUL_12 0.6 – 0.25 0.6 + 0.25 06 –

DIFF_SSTL、1.2V DIFF_SSTL12 0.6 – 0.25 0.6 + 0.25 06 –

DIFF_SSTL135 および DIFF_SSTL135 クラス II、1.35V DIFF_SSTL135、DIFF_SSTL135_II

0.675 – 0.2875 0.675 + 0.2875 06 –

DIFF_SSTL15 および DIFF_SSTL15 クラス II、1.5V DIFF_SSTL15、DIFF_SSTL15_II

0.75 – 0.325 0.75 + 0.325 06 –





表 31: 入力遅延の計測方法 (続き)

説明 I/O 規格の属性 VL1, 2 VH1, 2 VMEAS 1, 4 VREF 1, 3, 5

DIFF_SSTL18_I、DIFF_SSTL18_II、1.8V DIFF_SSTL18_I、DIFF_SSTL18_II

0.9 – 0.4 0.9 + 0.4 06 –

DIFF_POD10、1.0V DIFF_POD10 0.5 – 0.2 0.5 + 0.2 06 –

DIFF_POD12、1.2V DIFF_POD12 0.6 – 0.25 0.6 + 0.25 06 –

LVDS (低電圧差動信号)、1.8V LVDS 0.9 – 0.125 0.9 + 0.125 06 –

LVDS_25、2.5V LVDS_25 1.25 – 0.125 1.25 + 0.125 06 –

SUB_LVDS、1.8V SUB_LVDS 0.9 – 0.125 0.9 + 0.125 06 –

SLVS、1.8V SLVS_400_18 0.9 – 0.125 0.9 + 0.125 06 –

SLVS、2.5V SLVS_400_25 1.25 – 0.125 1.25 + 0.125 06 –

LVPECL、2.5V LVPECL 1.25 – 0.125 1.25 + 0.125 06 –

MIPI D-PHY (高速) 1.2V MIPI_DPHY_DCI_HS 0.2 – 0.125 0.2 + 0.125 06 –

MIPI D-PHY (低電力) 1.2V MIPI_DPHY_DCI_LP 0.715 – 0.2 0.715 + 0.2 06 –

注記:1. LVDCI/HSLVDCI の入力遅延計測方法のパラメーターは、同じ電圧の LVCMOS 規格と共通です。その他すべての DCI 規格のパラメーターは、そ

れぞれ対応する non-DCI 規格と共通です。2. 入力波形は VL と VH 間で切り替わります。3. 標準、最小、最大それぞれの VREF 値が計測されます。レポートされる遅延は、これら計測値のワーストケースを反映します。記載されている

VREF 値は標準値です。4. 計測を開始する入力電圧レベルです。5. IBIS モデルで使用される、および/または図 1 に示す VREF/VMEAS パラメーターとは無関係の入力基準電圧です。6. 記載されている値は差動入力電圧です。

出力遅延の計測方法出力遅延は、短い出力トレースで計測されます。すべてのテストで標準の終端を使用しました。トレースの伝搬遅延は個別に特性評価され、最終的な計測値から差し引かれるため、図 1 および図 2 に示す一般的なテストセットアップには含まれていません。

図 1: シングルエンドのテストセットアップVREF

RREF

VMEAS (voltage level when taking delay measurement)

CREF (probe capacitance)

Output

X16654-072117





図 2: 差動のテストセットアップ

RREF VMEAS

+

–

CREF

Output

X16640-072117

VREF、RREF、CREF、および VMEAS パラメーターによって、各 I/O 規格のテスト条件が完全に設定されます。アプリケーションにおける伝搬遅延は、次の手順に従って IBIS シミュレーションを実行すると最も正確に見積もることができます。1. 表 32 の値を用いて一般的なテストセットアップに使用される出力ドライバーをシミュレーションします。2. VMEAS までの時間を記録します。3. 負荷を示すために適切な IBIS モデルまたは容量値を用いて実際の PCB トレースと負荷に通常使用される出力ドライバーをシミュレーションします。

4. VMEAS までの時間を記録します。5. 手順 2 と手順 4 の結果を比較します。遅延の増加または減少から PCB トレースの実際の伝搬遅延がわかります。表 32: 出力遅延の計測方法

説明 I/O 規格の属性 RREF(Ω) CREF1 (pF) VMEAS (V) VREF (V)

LVCMOS、1.2V LVCMOS12 1M 0 0.6 0





LVTTL、3.3V LVTTL 1M 0 1.65 0

LVDCI、HSLVDCI、1.5V LVDCI_15、HSLVDCI_15 50 0 VREF 0.75

LVDCI、HSLVDCI、1.8V LVDCI_15、HSLVDCI_18 50 0 VREF 0.9

HSTL (高速トランシーバーロジック)、クラス I、1.2V HSTL_I_12 50 0 VREF 0.6

HSTL、クラス I、1.5V HSTL_I 50 0 VREF 0.75

HSTL、クラス I、1.8V HSTL_I_18 50 0 VREF 0.9

HSUL (高速非終端ロジック)、1.2V HSUL_12 50 0 VREF 0.6

SSTL12 (スタブ直列終端ロジック)、1.2V SSTL12 50 0 VREF 0.6

SSTL135 および SSTL135 クラス II、1.35V SSTL135、SSTL135_II 50 0 VREF 0.675

SSTL15 および SSTL15 クラス II、1.5V SSTL15、SSTL15_II 50 0 VREF 0.75

SSTL18、クラス I およびクラス II、1.8V SSTL18_I、SSTL18_II 50 0 VREF 0.9

POD10、1.0V POD10 50 0 VREF 1.0

POD12、1.2V POD12 50 0 VREF 1.2

DIFF_HSTL、クラス I、1.2V DIFF_HSTL_I_12 50 0 VREF 0.6

DIFF_HSTL、クラス I、1.5V DIFF_HSTL_I 50 0 VREF 0.75

DIFF_HSTL、クラス I、1.8V DIFF_HSTL_I_18 50 0 VREF 0.9

DIFF_HSUL、1.2V DIFF_HSUL_12 50 0 VREF 0.6

DIFF_SSTL12、1.2V DIFF_SSTL12 50 0 VREF 0.6

DIFF_SSTL135 および DIFF_SSTL135 クラス II、1.35V DIFF_SSTL135、DIFF_SSTL135_II 50 0 VREF 0.675

DIFF_SSTL15 および DIFF_SSTL15 クラス II、1.5V DIFF_SSTL15、DIFF_SSTL15_II 50 0 VREF 0.75





表 32: 出力遅延の計測方法 (続き)

説明 I/O 規格の属性 RREF(Ω) CREF1 (pF) VMEAS (V) VREF (V)

DIFF_SSTL18、クラス I および II、1.8V DIFF_SSTL18_I、DIFF_SSTL18_II 50 0 VREF 0.9

DIFF_POD10、1.0V DIFF_POD10 50 0 VREF 1.0

DIFF_POD12、1.2V DIFF_POD12 50 0 VREF 1.2

LVDS (低電圧差動信号)、1.8V LVDS 100 0 02 0

SUB_LVDS、1.8V SUB_LVDS 100 0 02 0

MIPI D-PHY (高速) 1.2V MIPI_DPHY_DCI_HS 100 0 02 0

MIPI D-PHY (低電力) 1.2V MIPI_DPHY_DCI_LP 1M 0 0.6 0

注記:1. CREF はプローブの容量を示し、通常は 0pF です。2. 記載されている値は差動出力電圧です。

ブロック RAM および FIFO のスイッチ特性表 33: ブロック RAM および FIFO のスイッチ特性


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

最大周波数FMAX_WF_NC ブロック RAM (WRITE_FIRST および NO_CHANGE モード)

825 738 645 585 516 MHz

FMAX_RF ブロック RAM (READ_FIRST モード) 718 637 575 510 460 MHz

FMAX_FIFO ECC を使用しない場合のすべてのモードの FIFO 825 738 645 585 516 MHz

FMAX_ECC ECC コンフィギュレーションのブロック RAM およびFIFO (パイプラインなし)

718 637 575 510 460 MHz

ECC コンフィギュレーションのブロック RAM およびFIFO (パイプラインあり) と WRITE_FIRST/NO_CHANGE モードのブロック RAM

825 738 645 585 516 MHz

TPW1 最小パルス幅 495 542 543 577 578 ps

ブロック RAM および FIFO の clock-to-out 遅延TRCKO_DO クロック CLK から DOUT 出力までの遅延 (出力レジスタなし)

0.91 1.02 1.11 1.46 1.53 ns、最大

TRCKO_DO_REG クロック CLK から DOUT 出力までの遅延 (出力レジスタあり)0.27 0.29 0.30 0.42 0.44 ns、最大

注記:1. 高周波数でのパルス幅の要件を満たすため、MMCM および PLL DUTY_CYCLE 属性を 50% に設定する必要があります。

UltraRAM のスイッチ特性『UltraScale アーキテクチャおよび製品データシート: 概要』 (DS191: 英語版、日本語版) に、このメモリを含む Kintex UltraScale+ FPGAがリストされています。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds191-XC7Z030-XC7Z045-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds191-XC7Z030-XC7Z045-data-sheet.pdf



表 34: UltraRAM のスイッチ特性


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

最大周波数FMAX UltraRAM の最大周波数 (OREG_B = True) 650 600 575 500 481 MHz

FMAX_ECC_NOPIPELINE UltraRAM の最大周波数 (OREG_B = False、EN_ECC_RD_B = True)

435 400 386 312 303 MHz

FMAX_NOPIPELINE UltraRAM の最大周波数 (OREG_B = False、EN_ECC_RD_B = False)

528 500 478 404 389 MHz

TPW1 最小パルス幅 650 700 730 800 832 ps

TRSTPW 非同期リセットの最小パルス幅。1 サイクル必要 1 クロックサイクル注記:1. 高周波数でのパルス幅の要件を満たすため、MMCM および PLL DUTY_CYCLE 属性を 50% に設定する必要があります。

入力/出力遅延のスイッチ特性表 35: 入力/出力遅延のスイッチ特性


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

FREFCLK IDELAYCTRL の基準クロックの周波数 (コンポーネントモード)300 ～ 800 MHz

BITSLICE_CONTROL を REFCLK で使用した場合の基準クロックの周波数 (ネイティブモード、RX_BITSLICE のみ)

300 ～ 800 MHz

BITSLICE_CONTROL を PLL_CLK で使用した場合の基準クロックの周波数 (ネイティブモード)1

300 ～2666.67

300 ～2666.67

300 ～2400

300 ～2400

300 ～2133

MHz

TMINPER_CLK IODELAY クロックの最小周期 3.195 3.195 3.195 3.195 3.195 ns

TMINPER_RST 最小リセットパルス幅 52.00 ns

TIDELAY_RESOLUTION/TODELAY_RESOLUTION

IDELAY/ODELAY チェーン精度 2.1 ～ 12 ps

注記:1. PLL の設定により、許容データレートの最小値が制限されることがあります。たとえば、CLKOUTPHY_MODE = VCO_HALF と設定した PLL を使

用する場合、最小周波数は PLL_FVCOMIN/2 となります。





DSP48 スライスのスイッチ特性表 36: DSP48 スライスのスイッチ特性


単位0.90V 0.85V 0.72V1

-3 -2 -1 -2 -1

最大周波数FMAX すべてのレジスタを使用 891 775 645 644 600 MHz

FMAX_PATDET パターン検出器を使用 794 687 571 562 524 MHz

FMAX_MULT_NOMREG 2 つのレジスタ付き乗算器 (MREG なし) 635 544 456 440 413 MHz

FMAX_MULT_NOMREG_PATDET 2 つのレジスタ付き乗算器 (MREG なし、パターン検出あり)577 492 410 395 371 MHz

FMAX_PREADD_NOADREG ADREG なし 655 565 468 453 423 MHz

FMAX_NOPIPELINEREG パイプラインレジスタなし (MREG、ADREG)

483 410 338 323 304 MHz

FMAX_NOPIPELINEREG_PATDET パイプラインレジスタなし (MREG、ADREG) (パターン検出あり)

448 379 314 299 280 MHz

注記:1. VCCINT = 0.72V の低電圧で動作しているデバイスでは、クロック領域の中央を通ってカスケード接続されている DSP の動作レートが仕様の FMAXよりも低くなる可能性があります。

クロックバッファーおよびネットワーク表 37: クロックバッファーのスイッチ特性


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

グローバルクロックのスイッチ特性 (BUFGCTRL を含む)

FMAX グローバルクロックツリー (BUFG) の最大周波数 891 775 667 725 667 MHz

入力分周機能付きグローバルクロックバッファー (BUFGCE_DIV)

FMAX 入力分周機能付きグローバルクロックバッファー(BUFGCE_DIV) の最大周波数 891 775 667 725 667 MHz

クロックイネーブル付きグローバルクロックバッファー (BUFGCE)

FMAX クロックイネーブル付きグローバルクロックバッファー(BUFGCE) の最大周波数 891 775 667 725 667 MHz

クロックイネーブル付きリーフクロックバッファー (BUFCE_LEAF)

FMAX クロックイネーブル付きリーフクロックバッファー(BUFCE_LEAF) の最大周波数 891 775 667 725 667 MHz

クロックイネーブルおよびクロック入力分周機能付き GTH/GTY クロックバッファー (BUFG_GT)

FMAX クロックイネーブルおよびクロック入力分周機能付きシリアルトランシーバークロックバッファーの最大周波数 512 512 512 512 512 MHz





MMCM のスイッチ特性表 38: MMCM のスイッチ特性


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

MMCM_FINMAX 最大入力クロック周波数 1066 933 800 933 800 MHz

MMCM_FINMIN 最小入力クロック周波数 10 10 10 10 10 MHz

MMCM_FINJITTER 最大入力クロック周期ジッタークロック入力周期の 20% 以内または最大 1ns

MMCM_FINDUTY 入力デューティサイクル範囲: 10 ～ 49MHz 25 ～ 75 %

入力デューティサイクル範囲: 50 ～ 199MHz 30 ～ 70 %



入力デューティサイクル範囲: >500MHz 45 ～ 55 %

MMCM_FMIN_PSCLK 最小可変位相シフトクロック周波数 0.01 0.01 0.01 0.01 0.01 MHz

MMCM_FMAX_PSCLK 最大可変位相シフトクロック周波数 550 500 450 500 450 MHz

MMCM_FVCOMIN 最小 MMCM VCO 周波数 800 800 800 800 800 MHz

MMCM_FVCOMAX 最大 MMCM VCO 周波数 1600 1600 1600 1600 1600 MHz

MMCM_FBANDWIDTH 標準 Low MMCM 帯域幅 1 1.00 1.00 1.00 1.00 1.00 MHz

標準 High MMCM 帯域幅 1 4.00 4.00 4.00 4.00 4.00 MHz

MMCM_TSTATPHAOFFSET MMCM 出力のスタティック位相オフセット 2 0.12 0.12 0.12 0.12 0.12 ns

MMCM_TOUTJITTER MMCM 出力ジッター注記 3

MMCM_TOUTDUTY MMCM 出力クロックのデューティサイクル精度4

0.165 0.20 0.20 0.20 0.20 ns

MMCM_TLOCKMAX MMCM_FPFDMIN の MMCM 最大ロック時間 100 100 100 100 100 µs

MMCM_FOUTMAX MMCM 最大出力周波数 891 775 667 725 667 MHz

MMCM_FOUTMIN MMCM 最小出力周波数 4, 5 6.25 6.25 6.25 6.25 6.25 MHz

MMCM_TEXTFDVAR 外部クロックフィードバックの変動クロック入力周期の 20% 以内または最大 1ns

MMCM_RSTMINPULSE 最小リセットパルス幅 5.00 5.00 5.00 5.00 5.00 ns

MMCM_FPFDMAX PFD (位相周波数検出器) での最大周波数 550 500 450 500 450 MHz

MMCM_FPFDMIN PFD (位相周波数検出器) での最小周波数 10 10 10 10 10 MHz

MMCM_TFBDELAY フィードバックパスでの最大遅延最大 5ns または 1 クロックサイクルMMCM_FDPRCLK_MAX 最大 DRP クロック周波数 250 250 250 250 250 MHz

注記:1. MMCM では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力クロックが帯域幅フィルターの周波数よ

りもはるかに低いためです。2. スタティックオフセットは、同一の位相を持つ任意の MMCM 出力間で計測されています。3. このパラメーターの値は、クロッキングウィザードから取得できます。4. グローバルクロックバッファーを含みます。5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。





PLL のスイッチ仕様表 39: PLL の仕様

シンボル説明 1


-3 -2 -1 -2 -1

PLL_FINMAX 最大入力クロック周波数 1066 933 800 933 800 MHz

PLL_FINMIN 最小入力クロック周波数 70 70 70 70 70 MHz

PLL_FINJITTER 最大入力クロック周期ジッタークロック入力周期の 20% 以内または最大 1ns

PLL_FINDUTY 入力デューティサイクル範囲: 70 ～ 399MHz 35 ～ 65 %


入力デューティサイクル範囲: >500MHz 45 ～ 55 %

PLL_FVCOMIN 最小 PLL VCO 周波数 750 750 750 750 750 MHz

PLL_FVCOMAX 最大 PLL VCO 周波数 1500 1500 1500 1500 1500 MHz

PLL_TSTATPHAOFFSET PLL 出力のスタティック位相オフセット 2 0.12 0.12 0.12 0.12 0.12 ns

PLL_TOUTJITTER PLL 出力ジッター注記 3

PLL_TOUTDUTY PLL CLKOUT0、CLKOUT0B、CLKOUT1、CLKOUT1Bのデューティサイクル精度 40.165 0.20 0.20 0.20 0.20 ns

PLL_TLOCKMAX PLL 最大ロック時間 100 µs

PLL_FOUTMAX CLKOUT0、CLKOUT0B、CLKOUT1、CLKOUT1B での PLL 最大出力周波数 891 775 667 725 667 MHz

CLKOUTPHY での PLL 最大出力周波数 2667 2667 2400 2400 2133 MHz

PLL_FOUTMIN CLKOUT0、CLKOUT0B、CLKOUT1、CLKOUT1B での PLL 最小出力周波数 55.86 5.86 5.86 5.86 5.86 MHz

CLKOUTPHY での PLL 最小出力周波数 2 x VCO モード: 1500、1 x VCO モード: 750、0.5 x VCO モード: 375MHz

PLL_RSTMINPULSE 最小リセットパルス幅 5.00 5.00 5.00 5.00 5.00 ns

PLL_FPFDMAX PFD (位相周波数検出器) での最大周波数 667.5 667.5 667.5 667.5 667.5 MHz

PLL_FPFDMIN PFD (位相周波数検出器) での最小周波数 70 70 70 70 70 MHz

PLL_FBANDWIDTH 標準 PLL 帯域幅 14 14 14 14 14 MHz

PLL_FDPRCLK_MAX 最大 DRP クロック周波数 250 250 250 250 250 MHz

注記:1. PLL では通常の拡散スペクトラム入力クロックがフィルターされません。これは、通常これらの入力がループフィルターの周波数よりもはるか

に低い値のためです。2. スタティックオフセットは、同一の位相を持つ任意の PLL 出力間で計測されています。3. このパラメーターの値は、クロッキングウィザードから取得できます。4. グローバルクロックバッファーを含みます。5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。





デバイスの Pin-to-Pin 出力パラメーターのガイドライン次の表に示す Pin-to-Pin の値は、デバイス中央でのクロックルート配置に基づいています。選択したルート配置が異なると、実際のPin-to-Pin 値も変わってきます。実際の Pin-to-Pin 値は、Vivado Design Suite のタイミングレポートを確認してください。表 40: グローバルクロック入力から出力までの遅延 (MMCM なし)、(クロック領域近辺)

シンボル説明 1 デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

SSTL15 グローバルクロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、MMCM なし)

TICKOF グローバルクロック入力と出力フリップフロップ間 (MMCM なし)、(クロック領域近辺)XCKU3P 4.65 5.09 5.48 6.37 6.84 ns

XCKU5P 4.65 5.09 5.48 6.37 6.84 ns

XCKU9P 5.42 5.91 6.35 7.48 8.03 ns

XCKU11P 5.92 6.49 6.96 8.16 8.91 ns

XCKU13P 5.58 6.09 6.55 7.75 8.33 ns

XCKU15P 6.29 6.90 7.40 8.68 9.32 ns

XQKU5P N/A 5.09 5.48 N/A 6.84 ns

XQKU15P N/A 6.90 7.40 N/A 9.32 ns

注記:1. この表には、1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な I/O およ

び CLB フリップフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。

表 41: グローバルクロック入力から出力までの遅延 (MMCM なし)、(クロック領域から離れている)

シンボル説明 1 デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

SSTL15 グローバルクロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、MMCM なし)

TICKOF_FAR グローバルクロック入力と出力フリップフロップ間 (MMCM なし)、(クロック領域から離れている)

XCKU3P 4.84 5.30 5.70 6.64 7.14 ns

XCKU5P 4.84 5.30 5.70 6.64 7.14 ns

XCKU9P 5.91 6.49 6.97 8.16 8.76 ns

XCKU11P 6.29 6.91 7.41 8.72 9.52 ns

XCKU13P 5.90 6.49 6.96 8.16 8.77 ns

XCKU15P 6.84 7.53 8.07 9.52 10.23 ns

XQKU5P N/A 5.30 5.70 N/A 7.14 ns

XQKU15P N/A 7.53 8.07 N/A 10.23 ns

注記:1. この表には、1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な I/O および

CLB フリップフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。





表 42: グローバルクロック入力から出力までの遅延 (MMCM あり)

シンボル説明 1, 2 デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

SSTL15 グローバルクロック入力から出力までの遅延 (出力フリップフロップ使用、スルーレート = Fast、MMCM あり)

TICKOFMMCMCC グローバルクロック入力と出力フリップフロップ間 (MMCM あり)XCKU3P 1.67 1.98 2.17 2.59 2.74 ns

XCKU5P 1.67 1.98 2.17 2.59 2.74 ns

XCKU9P 1.83 2.15 2.36 2.80 2.95 ns

XCKU11P 1.96 2.30 2.51 2.99 3.20 ns

XCKU13P 1.85 2.18 2.38 2.82 2.98 ns

XCKU15P 2.08 2.44 2.66 3.15 3.33 ns

XQKU5P N/A 1.98 2.17 N/A 2.74 ns

XQKU15P N/A 2.44 2.66 N/A 3.33 ns

注記:1. この表には、1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な I/O およ

び CLB フリップフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。2. MMCM 出力ジッターはタイミング算出に含まれています。

表 43: ソース同期出力特性 (コンポーネントモード)

説明スピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

TOUTPUT_LOGIC_DELAY_VARIATION 1 80 ps

注記:1. バンクにあるコンポーネントモードの出力ロジック (ODDRE1、OSERDESE3) を使用した場合、送信バスにおける遅延の不一致です。

デバイスの Pin-to-Pin 入力パラメーターのガイドライン次の表に示す Pin-to-Pin の値は、デバイス中央でのクロックルート配置に基づいています。選択したルート配置が異なると、実際のPin-to-Pin 値も変わってきます。実際の Pin-to-Pin 値は、Vivado Design Suite のタイミングレポートを確認してください。





表 44: 3.3V HD I/O を使用したグローバルクロック入力のセットアップおよびホールド (MMCM なし)

シンボル説明デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

SSTL15 規格を使用した、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム 1, 2, 3

TPSFD_KU3P グローバルクロック入力と入力フリップフロップ (またはラッチ) 間 (MMCM なし)

セットアップ XCKU3P 1.98 2.28 2.38 3.55 3.83 ns

TPHFD_KU3P ホールド -0.36 -0.36 -0.36 -1.04 -1.04 ns

TPSFD_KU5P セットアップ XCKU5P 1.98 2.28 2.38 3.55 3.83 ns

TPHFD_KU5P ホールド -0.36 -0.36 -0.36 -1.04 -1.04 ns


TPHFD_KU9P ホールド -0.05 -0.05 -0.05 -0.60 -0.60 ns


TPHFD_KU11P ホールド -0.38 -0.38 -0.38 -1.05 -1.05 ns


TPHFD_KU13P ホールド -0.04 -0.04 -0.04 -0.60 -0.60 ns


TPHFD_KU15P ホールド -0.38 -0.38 -0.38 -1.08 -1.08 ns

TPSFD_XQKU5P セットアップ XQKU5P N/A 2.28 2.38 N/A 3.83 ns

TPHFD_XQKU5P ホールド N/A -0.36 -0.36 N/A -1.04 ns

TPSFD_XQKU15P セットアップ XQKU15P N/A 2.29 2.38 N/A 3.83 ns

TPHFD_XQKU15P ホールド N/A -0.38 -0.38 N/A -1.08 ns

注記:1. セットアップおよびホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で計測されています。セットアップタイムは、プロ

セス、温度変化、および電圧変化が最も緩やかな条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセス、温度変化、および電圧変化が最も急な条件下のグローバルクロック入力信号に対して計測されています。

2. この表には、1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な I/O およびCLB フリップフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。

3. 各信号規格の使用によって発生するデューティサイクルのずれは、IBIS を使用して確認してください。





表 45: グローバルクロック入力のセットアップおよびホールド (MMCM あり)

シンボル説明デバイススピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

SSTL15 規格を使用した、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム 1, 2, 3

TPSMMCMCC_KU3P グローバルクロック入力と入力フリップフロップ (またはラッチ) 間 (MMCM あり)

セットアップ XCKU3P 2.04 2.04 2.16 2.04 2.16 ns

TPHMMCMCC_KU3P ホールド -0.17 -0.17 -0.17 -0.23 -0.23 ns

TPSMMCMCC_KU5P セットアップ XCKU5P 2.04 2.04 2.16 2.04 2.16 ns










TPSMMCMCC_XQKU5P セットアップ XQKU5P N/A 2.04 2.16 N/A 2.16 ns

TPHMMCMCC_XQKU5P ホールド N/A -0.17 -0.17 N/A -0.23 ns

TPSMMCMCC_XQKU15P セットアップ XQKU15P N/A 1.89 2.03 N/A 2.03 ns

TPHMMCMCC_XQKU15P

ホールド N/A -0.16 -0.16 N/A -0.23 ns

注記:1. セットアップおよびホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で計測されています。セットアップタイムは、プロ

セス、温度変化、および電圧変化が最も緩やかな条件下のグローバルクロック入力信号に対して、ホールドタイムは、プロセス、温度変化、および電圧変化が最も急な条件下のグローバルクロック入力信号に対して計測されています。

2. この表には、1 つのグローバルクロック入力で、アクセス可能なカラムにある垂直クロックラインが 1 本駆動され、アクセス可能な I/O およびCLB フリップフロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。

3. 各信号規格の使用によって発生するデューティサイクルのずれは、IBIS を使用して確認してください。

表 46: サンプリングウィンドウ


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

TSAMP_BUFG1 510 610 610 610 610 ps

TSAMP_NATIVE_DPA2 100 100 125 125 150 ps

TSAMP_NATIVE_BISC3 60 60 85 85 110 ps

注記:1. このパラメーターは、さまざまな電圧、温度、プロセスでの Kintex UltraScale+ FPGA DDR 入力レジスタの総サンプリングエラー数を示しま

す。特性評価では、MMCM を使用して DDR 入力レジスタの動作エッジをキャプチャしています。CLK0 MMCM ジッター、MMCM 精度 (位相オフセット)、MMCM 位相シフト精度が含まれます。ただし、パッケージまたはクロックツリースキューは含まれません。

2. これらのパラメーターは、ダイナミック位相アライメントを使用する場合の RX_BITSLICE の受信サンプリングエラーです。3. このパラメーターは、ビルトインセルフキャリブレーション (BISC) を使用する場合の RX_BITSLICE の受信サンプリングエラーです。





表 47: ダイナミック位相アライメントを使用するアプリケーションの入力ロジック特性 (コンポーネントモード)


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

TINPUT_LOGIC_UNCERTAINTY1 40 ps

TCAL_ERROR2 24 ps

注記:1. Input_logic_uncertainty は、入力ロジック (入力レジスタ、IDDRE1、または ISERDESE3) のセットアップ/ホールドおよびパターン依存ジッター

で構成されます。2. IDELAY 精度に基づく、量子化の影響に関連するキャリブレーションエラーです。最適な性能を実現するには、各入力ピンに対してキャリブレ

ーションを実行する必要があります。

パッケージパラメーターのガイドラインここでは、クロックトランスミッターおよびレシーバーにおけるデータ有効ウィンドウのタイミング算出に必要な値を示します。表 48: パッケージスキュー

シンボル説明デバイスパッケージ値単位PKGSKEW パッケージスキュー 1, 2 XCKU3P SFVB784 75 ps

FFVA676 136 ps

FFVB676 69 ps

FFVD900 179 ps

XCKU5P SFVB784 75 ps

FFVA676 136 ps

FFVB676 69 ps

FFVD900 179 ps

XCKU9P FFVE900 212 ps

XCKU11P FFVD900 146 ps

FFVA1156 170 ps

FFVE1517 178 ps

XCKU13P FFVE900 197 ps

XCKU15P FFVA1156 203 ps

FFVE1517 167 ps

FFVA1760 191 ps

FFVE1760 172 ps

XQKU5P FFRB676 70 ps

SFRB784 75 ps

XQKU15P FFRA1156 201 ps

FFRE1517 161 ps

注記:1. これらの値はパッケージにある任意の 2 つの SelectIO リソース間のワーストケーススキューで、ダイパッドからボールの最短遅延と最長遅

延の差を示します。2. これらのデバイスとパッケージの組み合わせに関するパッケージ遅延情報もあり、この情報を使用してパッケージのスキューを削減できます。





GTH トランシーバーの仕様『UltraScale アーキテクチャおよび製品データシート: 概要』 (DS191: 英語版、日本語版) に、GTY トランシーバーを含む Kintex UltraScale+ FPGA がリストされています。

GTH トランシーバーの DC 入力および出力レベル次の表に、Kintex UltraScale+ FPGA の GTH トランシーバーの DC 仕様を示します。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版) を参照してください。表 49: GTH トランシーバーの DC 仕様シンボル DC パラメーター条件最小標準最大単位

DVPPIN Peak-to-Peak 差動入力電圧 (外部 AC カップリング)>10.3125Gb/s 150 – 1250 mV

6.6Gb/s ～ 10.3125Gb/s 150 – 1250 mV

≤ 6.6Gb/s 150 – 2000 mV

VIN シングルエンド入力電圧。グランドを基準電位とするピンで計測された電圧 VMGTAVTT = 1.2V (DC カップリング) -400 – VMGTAVTT mV

VCMIN 入力同相電圧 VMGTAVTT = 1.2V (DC カップリング) – 2/3VMGTAVTT – mV

DVPPOUT Peak-to-Peak 差動出力電圧 1 トランスミッターの出力範囲は11111 に設定 800 – – mV

VCMOUTDC 出力同相電圧 DC カップリングされた場合 (式に基づく)リモート RX が GND 終端される場合 VMGTAVTT/2 – DVPPOUT/4 mV

リモート RX の終端がフローティング状態の場合 VMGTAVTT – DVPPOUT/2 mV

リモート RX が VRX_TERM に終端される場合 2mV

VCMOUTAC 出力同相電圧 AC カップリングされた場合 (式に基づく) VMGTAVTT – DVPPOUT/2 mV

RIN 差動入力抵抗 – 100 – Ω

ROUT 差動出力抵抗 – 100 – Ω

TOSKEW トランスミッター差動出力間 (TXP および TXN) の内部ペアスキュー (すべてのパッケージ)– – 10 ps

CEXT 外部 AC カップリングのキャパシタの推奨値 3 – 100 – nF

注記:1. 出力幅およびプリエンファシスレベルは『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版) で説

明している属性を使用してプログラムでき、その結果はこの表に示す値よりも小さくできる可能性があります。2. VRX_TERM はリモート RX の終端電圧です。3. 特定のプロトコルおよび規格に準拠するため、必要に応じてこれらの範囲外の値を使用する場合があります。

図 3: シングルエンドの電圧幅

0

+V P

N

Single-Ended Peak-to-PeakVoltage

X16653-072117











図 4: 差動出力の電圧幅

0

+V

–V P–N

Differential Peak-to-Peak

Voltage

Differential peak-to-peak voltage = (Single-ended peak-to-peak voltage) x 2X16639-072117

表 50 および表 51 に、Kintex UltraScale+ FPGA の GTH トランシーバーの入力および出力クロックの DC 仕様を示します。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版) を参照してください。表 50: GTH トランシーバーのクロック入力の仕様シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 250 – 2000 mV


CEXT 外部 AC カップリングのキャパシタ要件 – 10 – nF

表 51: GTH トランシーバーのクロック出力の仕様シンボル説明条件最小標準最大単位

VOL P および N の最小出力電圧 P 信号と N 信号間で RT = 100Ω 100 – 330 mV

VOH P および N の最大出力電圧 P 信号と N 信号間で RT = 100Ω 500 – 700 mV

VDDOUT 差動出力電圧 (P–N)、P = High (N–P)、N = High

P 信号と N 信号間で RT = 100Ω 300 – 430 mV

VCMOUT 同相電圧 P 信号と N 信号間で RT = 100Ω 300 – 500 mV

GTH トランシーバーのスイッチ特性詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版) を参照してください。表 52: GTH トランシーバーのパフォーマンス値

シンボル説明出力分周値スピードグレードおよび VCCINT 動作電圧

単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

FGTHMAX GTH の最大ラインレート 16.375 16.375 12.5 12.5 10.3125 Gb/s

FGTHMIN GTH の最小ラインレート 0.5 0.5 0.5 0.5 0.5 Gb/s

最小最大最小最大最小最大最小最大最小最大FGTHCRANGE CPLL ラインレート範囲 1

1 4 12.5 4 12.5 4 8.5 4 8.5 4 8.5 Gb/s

2 2 6.25 2 6.25 2 4.25 2 4.25 2 4.25 Gb/s

4 1 3.125 1 3.125 1 2.125 1 2.125 1 2.125 Gb/s

8 0.5 1.5625 0.5 1.5625 0.5 1.0625 0.5 1.0625 0.5 1.0625 Gb/s

16 N/A Gb/s









表 52: GTH トランシーバーのパフォーマンス値 (続き)


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

最小最大最小最大最小最大最小最大最小最大FGTHQRANGE1 QPLL0 ラインレート範囲 2

1 9.8 16.375 9.8 16.375 9.8 12.5 9.8 12.5 9.8 10.3125 Gb/s

2 4.9 8.1875 4.9 8.1875 4.9 8.15 4.9 8.1875 4.9 8.15 Gb/s

4 2.45 4.0938 2.45 4.0938 2.45 4.075 2.45 4.0938 2.45 4.075 Gb/s

8 1.225 2.0469 1.225 2.0469 1.225 2.0375 1.225 2.0469 1.225 2.0375 Gb/s

16 0.6125 1.0234 0.6125 1.0234 0.6125 1.0188 0.6125 1.0234 0.6125 1.0188 Gb/s

最小最大最小最大最小最大最小最大最小最大FGTHQRANGE2 QPLL1 ラインレート範囲 3

1 8.0 13.0 8.0 13.0 8.0 12.5 8.0 12.5 8.0 10.3125 Gb/s

2 4.0 6.5 4.0 6.5 4.0 6.5 4.0 6.5 4.0 6.5 Gb/s

4 2.0 3.25 2.0 3.25 2.0 3.25 2.0 3.25 2.0 3.25 Gb/s

8 1.0 1.625 1.0 1.625 1.0 1.625 1.0 1.625 1.0 1.625 Gb/s

16 0.5 0.8125 0.5 0.8125 0.5 0.8125 0.5 0.8125 0.5 0.8125 Gb/s

最小最大最小最大最小最大最小最大最小最大FCPLLRANGE CPLL 周波数範囲 2 6.25 2 6.25 2 4.25 2 4.25 2 4.25 GHz

FQPLL0RANGE QPLL0 周波数範囲 9.8 16.375 9.8 16.375 9.8 16.375 9.8 16.375 9.8 16.375 GHz

FQPLL1RANGE QPLL1 周波数範囲 8 13 8 13 8 13 8 13 8 13 GHz

注記:1. 表に示す値は、数式 (2 x CPLL_Frequency)/Output_Divider を用いて計算された丸め込み値です。2. 表に示す値は、数式 (QPLL0_Frequency)/Output_Divider を用いて計算された丸め込み値です。3. 表に示す値は、数式 (QPLL1_Frequency)/Output_Divider を用いて計算された丸め込み値です。

表 53: GTH トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性シンボル説明すべてのスピードグレード単位

FGTHDRPCLK GTHDRPCLK 最大周波数 250 MHz

表 54: GTH トランシーバーの基準クロックのスイッチ特性

シンボル説明条件すべてのスピードグレード単位最小標準最大FGCLK 基準クロックの周波数範囲 60 – 820 MHz

TRCLK 基準クロックの立ち上がり時間 20% – 80% – 200 – ps

TFCLK 基準クロックの立ち下がり時間 80% – 20% – 200 – ps

TDCREF 基準クロックのデューティサイクルトランシーバーの PLL のみ 40 50 60 %





表 55: GTH トランシーバーの基準クロックオシレーターセレクト位相ノイズマスク

シンボル説明オフセット周波数最小標準最大単位QPLLREFCLKMASK1, 2 REFCLK 周波数 = 312.5MHz での QPLL0/QPLL1 基準クロックセレクト位相ノイズマスク 10kHz – – -105 dBc/Hz

100kHz – – -124

1MHz – – -130

CPLLREFCLKMASK1, 2 REFCLK 周波数 = 312.5MHz での CPLL 基準クロックセレクト位相ノイズマスク 10kHz – – -105 dBc/Hz

100kHz – – -124

1MHz – – -130

50MHz – – -140

注記:1. 基準クロック周波数が 312.5MHz 以外の場合、位相ノイズマスクの値を 20 x Log(N/312.5) で調整する必要があります。この場合、N は新しい

基準クロック周波数 (MHz) です。2. この基準クロック位相ノイズマスクは、PCIe などのサポートされるプロトコルに指定された基準クロック位相ノイズマスクの代替として使用

されます。

表 56: GTH トランシーバー PLL/ロックタイムの適用

シンボル説明条件すべてのスピードグレード単位最小標準最大TLOCK PLL が最初にロックするまでの時間 – – 1 ms

TDLOCK DFE (判定帰還型イコライザー) に必要なクロックリカバリの位相取得および適用時間 PLL が基準クロックにロックされた後、クロックデータリカバリ (CDR) が入力のデータにロックされるのに必要な時間

– 50,000 37 x 106 UI

DFE が無効の場合、低消費電力モード (LPM)に必要なクロックリカバリの位相取得および適用時間– 50,000 2.3 x 106 UI

表 57: GTH トランシーバーのユーザークロックのスイッチ特性

シンボル説明 1データ幅の条件 (ビット)


内部ロジックインターコネクトロジック -32 -22, 3 -14, 5 -23 -15

FTXOUTPMA OUTCLKPMA がソースの場合の TXOUTCLK の最大周波数 511.719 511.719 390.625 390.625 322.266 MHz

FRXOUTPMA OUTCLKPMA がソースの場合の RXOUTCLK の最大周波数 511.719 511.719 390.625 390.625 322.266 MHz

FTXOUTPROGDIV TXPROGDIVCLK がソースの場合の TXOUTCLK の最大周波数 511.719 511.719 511.719 511.719 511.719 MHz

FRXOUTPROGDIV RXPROGDIVCLK がソースの場合の RXOUTCLK の最大周波数 511.719 511.719 511.719 511.719 511.719 MHz

FTXIN TXUSRCLK6 最大周波数 16 16、32 511.719 511.719 390.625 390.625 322.266 MHz

32 32、64 511.719 511.719 390.625 390.625 322.266 MHz

20 20、40 409.375 409.375 312.500 312.500 257.813 MHz

40 40、80 409.375 409.375 312.500 312.500 257.813 MHz

FRXIN RXUSRCLK6 最大周波数 16 16、32 511.719 511.719 390.625 390.625 322.266 MHz

32 32、64 511.719 511.719 390.625 390.625 322.266 MHz

20 20、40 409.375 409.375 312.500 312.500 257.813 MHz

40 40、80 409.375 409.375 312.500 312.500 257.813 MHz





表 57: GTH トランシーバーのユーザークロックのスイッチ特性 (続き)



内部ロジックインターコネクトロジック -32 -22, 3 -14, 5 -23 -15

FTXIN2 TXUSRCLK26 最大周波数 16 16 511.719 511.719 390.625 390.625 322.266 MHz

16 32 255.859 255.859 195.313 195.313 161.133 MHz

32 32 511.719 511.719 390.625 390.625 322.266 MHz

32 64 255.859 255.859 195.313 195.313 161.133 MHz

20 20 409.375 409.375 312.500 312.500 257.813 MHz

20 40 204.688 204.688 156.250 156.250 128.906 MHz

40 40 409.375 409.375 312.500 312.500 257.813 MHz

40 80 204.688 204.688 156.250 156.250 128.906 MHz

FRXIN2 RXUSRCLK26 最大周波数 16 16 511.719 511.719 390.625 390.625 322.266 MHz

16 32 255.859 255.859 195.313 195.313 161.133 MHz

32 32 511.719 511.719 390.625 390.625 322.266 MHz

32 64 255.859 255.859 195.313 195.313 161.133 MHz

20 20 409.375 409.375 312.500 312.500 257.813 MHz

20 40 204.688 204.688 156.250 156.250 128.906 MHz

40 40 409.375 409.375 312.500 312.500 257.813 MHz

40 80 204.688 204.688 156.250 156.250 128.906 MHz

注記:1. クロックは、『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版) に記載の方法でインプリメントす

る必要があります。2. スピードグレード -3E、-2E、および -2I の場合、16 ビットと 20 ビットのデータパスは 8.1875Gb/s 未満のラインレートでしか使用できません。3. スピードグレード -2LE の場合、16 ビットおよび 20 ビットの内部データパスは、VCCINT = 0.85V のとき 8.1875Gb/s 未満、または VCCINT = 0.72V

のとき 6.25Gb/s 未満のラインレートでしか使用できません。4. スピードグレード -1E、-1I、、および -1M の場合、16 ビットと 20 ビットのデータパスは 6.25Gb/s 未満のラインレートでしか使用できません。5. スピードグレード -1LI の場合、16 ビットおよび 20 ビットの内部データパスは、VCCINT = 0.85V のとき 6.25Gb/s 未満、または VCCINT = 0.72V の

とき 5.15625Gb/s 未満のラインレートでしか使用できません。6. ギアボックスを使用する場合、これらの最大値は XCLK を基準とします。詳細は、『UltraScale アーキテクチャ GTH トランシーバーユーザーガ

イド』 (UG576: 英語版、日本語版) を参照してください。

表 58: GTH トランシーバーのトランスミッターのスイッチ特性シンボル説明条件最小標準最大単位

FGTHTX シリアルデータレート範囲 0.500 – FGTHMAX Gb/s

TRTX TX 立ち上がり時間 20% - 80% – 21 – ps

TFTX TX 立ち下がり時間 80% - 20% – 21 – ps

TLLSKEW TX Lane-to-Lane スキュー 1 – – 500.00 ps

TJ16.375 総ジッター 2, 4 16.375Gb/s – – 0.28 UI

DJ16.375 確定的なジッター 2, 4 – – 0.17 UI

TJ15.0 総ジッター 2, 4 15.0Gb/s – – 0.28 UI

DJ15.0 確定的なジッター 2, 4 – – 0.17 UI

TJ14.1 総ジッター 2, 4 14.1Gb/s – – 0.28 UI

DJ14.1 確定的なジッター 2, 4 – – 0.17 UI









表 58: GTH トランシーバーのトランスミッターのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位TJ14.1 総ジッター 2, 4 14.025Gb/s – – 0.28 UI

DJ14.1 確定的なジッター 2, 4 – – 0.17 UI

TJ13.1 総ジッター 2, 4 13.1Gb/s – – 0.28 UI

DJ13.1 確定的なジッター 2, 4 – – 0.17 UI

TJ12.5_QPLL 総ジッター 2, 4 12.5Gb/s – – 0.28 UI

DJ12.5_QPLL 確定的なジッター 2, 4 – – 0.17 UI

TJ12.5_CPLL 総ジッター 3, 4 12.5Gb/s – – 0.33 UI

DJ12.5_CPLL 確定的なジッター 3, 4 – – 0.17 UI











TJ8.0 総ジッター 3, 4 8.0Gb/s – – 0.32 UI

DJ8.0 確定的なジッター 3, 4 – – 0.17 UI

TJ6.6 総ジッター 3, 4 6.6Gb/s – – 0.30 UI

DJ6.6 確定的なジッター 3, 4 – – 0.15 UI

TJ5.0 総ジッター 3, 4 5.0Gb/s – – 0.30 UI

DJ5.0 確定的なジッター 3, 4 – – 0.15 UI

TJ4.25 総ジッター 3, 4 4.25Gb/s – – 0.30 UI

DJ4.25 確定的なジッター 3, 4 – – 0.15 UI

TJ4.0 総ジッター 3, 4 4.0Gb/s – – 0.32 UI

DJ4.0 確定的なジッター 3, 4 – – 0.16 UI

TJ3.20 総ジッター 3, 4 3.20Gb/s5 – – 0.20 UI

DJ3.20 確定的なジッター 3, 4 – – 0.10 UI

TJ2.5 総ジッター 3, 4 2.5Gb/s6 – – 0.20 UI

DJ2.5 確定的なジッター 3, 4 – – 0.10 UI

TJ1.25 総ジッター 3, 4 1.25Gb/s7 – – 0.15 UI

DJ1.25 確定的なジッター 3, 4 – – 0.06 UI





表 58: GTH トランシーバーのトランスミッターのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位TJ500 総ジッター 3, 4 500Mb/s8 – – 0.10 UI

DJ500 確定的なジッター 3, 4 – – 0.03 UI

注記:1. 最大 4 個の連続した、最大ラインレートのトランスミッター (1 つの GTH クワッドにあるものすべて ) を有効にして TX 位相アライメントを設定

し、同じ REFCLK 入力を使用した場合の値です。2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。4. すべてのジッター値は、BER (Bit Error Ratio) が 10–12 の場合に基づいています。5. CPLL 周波数 3.2GHz、TXOUT_DIV = 2 を使用した場合の値です。6. CPLL 周波数 2.5GHz、TXOUT_DIV = 2 を使用した場合の値です。7. CPLL 周波数 2.5GHz、TXOUT_DIV = 4 を使用した場合の値です。8. CPLL 周波数 2.0GHz、TXOUT_DIV = 8 を使用した場合の値です。

表 59: GTH トランシーバーのレシーバーのスイッチ特性シンボル説明条件最小標準最大単位

FGTHRX シリアルデータレート 0.500 – FGTHMAX Gb/s

RXSST レシーバースペクトラム拡散のトラッキング 1 33kHz で変調 -5000 – 0 ppm

RXRL ランレングス (CID) – – 256 UI

RXPPMTOL データ/REFCLK PPM オフセット耐性ビットレート ≤ 6.6Gb/s -1250 – 1250 ppm

ビットレート > 6.6Gb/sおよび ≤ 8.0Gb/s-700 – 700 ppm

ビットレート > 8.0Gb/s -200 – 200 ppm

SJ ジッター耐性 2

JT_SJ16.375 正弦波ジッター (QPLL)3 16.375Gb/s 0.30 – – UI






JT_SJ10.32_QPLL 正弦波ジッター (QPLL)3 10.32Gb/s 0.30 – – UI

JT_SJ10.32_CPLL 正弦波ジッター (CPLL)3 10.32Gb/s 0.30 – – UI





JT_SJ5.0 正弦波ジッター (CPLL)3 5.0Gb/s 0.44 – – UI


JT_SJ3.2 正弦波ジッター (CPLL)3 3.2Gb/s4 0.45 – – UI



JT_SJ500 正弦波ジッター (CPLL)3 500Mb/s7 0.30 – – UI

負荷がある場合の SJ ジッター耐性 2

JT_TJSE3.2 負荷がある場合の総ジッター 8 3.2Gb/s 0.70 – – UI

JT_TJSE6.6 6.6Gb/s 0.70 – – UI





表 59: GTH トランシーバーのレシーバーのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位JT_SJSE3.2 負荷がある場合の正弦波ジッター 8 3.2Gb/s 0.10 – – UI

JT_SJSE6.6 6.6Gb/s 0.10 – – UI

注記:1. RXOUT_DIV = 1、2、および 4 を使用する場合の値です。2. すべてのジッター値は、BER (Bit Error Ratio) が 10–12 の場合に基づいています。3. 挿入した正弦波ジッターの周波数は 80MHz です。4. CPLL 周波数 3.2GHz、RXOUT_DIV = 2 を使用した場合の値です。5. CPLL 周波数 2.5GHz、RXOUT_DIV = 2 を使用した場合の値です。6. CPLL 周波数 2.5GHz、RXOUT_DIV = 4 を使用した場合の値です。7. CPLL 周波数 2.0GHz、RXOUT_DIV = 8 を使用した場合の値です。8. RX イコライザーが有効の場合の複合ジッターです。DFE は無効です。

GTH トランシーバーの電気的仕様への準拠性『UltraScale アーキテクチャ GTH トランシーバーユーザーガイド』 (UG576: 英語版、日本語版) には、次の表に示すプロトコルに準拠する、推奨使用モードに関する記述が含まれます。トランシーバーウィザードは、これらのユースケースやプロトコル特定の特性向けに推奨する設定値を提供します。表 60: GTH トランシーバープロトコルの一覧

プロトコル規格シリアルレート (Gb/s) 電気的仕様への準拠性CAUI-10 IEEE 802.3-2012 10.3125 準拠するnPPI IEEE 802.3-2012 10.3125 準拠する10GBASE-KR1 IEEE 802.3-2012 10.3125 準拠する40GBASE-KR IEEE 802.3-2012 10.3125 準拠するSFP+ SFF-8431 (SR および LR) 9.95328–11.10 準拠するXFP INF-8077i、リビジョン 4.5 10.3125 準拠するRXAUI CEI-6G-SR 6.25 準拠するXAUI IEEE 802.3-2012 3.125 準拠する1000BASE-X IEEE 802.3-2012 1.25 準拠する5.0G Ethernet IEEE 802.3bx (PAR) 5 準拠する2.5G Ethernet IEEE 802.3bx (PAR) 2.5 準拠するHiGig、HiGig+、HiGig2 IEEE 802.3-2012 3.74、6.6 準拠するOTU2 ITU G.8251 10.709225 準拠するOTU4 (OTL4.10) OIF-CEI-11G-SR 11.180997 準拠するOC-3/12/48/192 GR-253-CORE 0.1555-9.956 準拠するTFI-5 OIF-TFI5-0.1.0 2.488 準拠するInterlaken OIF-CEI-6G、OIF-CEI-11G-SR 4.25-12.5 準拠するPCIe Gen1、2、3 PCI Express Base 3.0 2.5、5.0、8.0 準拠するSDI2 SMPTE 424M-2006 0.27-2.97 準拠するUHD-SDI2 SMPTE ST-2081 6G、SMPTE ST-2082 12G 6 および 12 準拠するHybrid Memory Cube (HMC) HMC-15G-SR 10、12.5、15.0 準拠するMoSys Bandwidth Engine CEI-11-SR および CEI-11-SR (overclocked) 10.3125、15.5 準拠するCPRI CPRI_v_6_1_2014-07-01 0.6144-12.165 準拠する







表 60: GTH トランシーバープロトコルの一覧 (続き)

プロトコル規格シリアルレート (Gb/s) 電気的仕様への準拠性HDMI2 HDMI 2.0 すべて準拠するPassive Optical Network (PON) 10G-EPON、1G-EPON、NG-PON2、XG-PON、および

2.5G-PON0.155 ～ 10.3125 準拠する

JESD204a/b OIF-CEI-6G、OIF-CEI-11G 3.125-12.5 準拠するSerial RapidIO (SRIO) RapidIO Specification 3.1 1.25 ～ 10.3125 準拠するDisplayPort2 DP 1.2B CTS 1.62-5.4 準拠するFibre Channel FC-PI-4 1.0625-14.025 準拠するSATA Gen1、2、3 Serial ATA Revision 3.0 Specification 1.5、3.0、6.0 準拠するSAS Gen1、2、3 T10/BSR INCITS 519 3.0、6.0、12.0 準拠するSFI-5 OIF-SFI5-01.0 0.625 ～ 12.5 準拠するAurora CEI-6G、CEI-11G-LR 最大 11.180997 準拠する注記:1. トランスミッターの送信時間は IEEE Std 802.3-2012 仕様よりも高速です。2. このプロトコルに準拠するには外部回路が必要です。

GTY トランシーバーの仕様『UltraScale アーキテクチャおよび製品データシート: 概要』 (DS191: 英語版、日本語版) に、GTY トランシーバーを含む Kintex UltraScale+ FPGA がリストされています。

GTY トランシーバーの DC 入力および出力レベル表 61 に、Kintex UltraScale+ FPGA の GTY トランシーバーの DC 仕様を示します。詳細は、『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版) を参照してください。表 61: GTY トランシーバーの DC 仕様シンボル DC パラメーター条件最小標準最大単位

DVPPIN Peak-to-Peak 差動入力電圧 (外部 AC カップリング)>10.3125Gb/s 150 – 1250 mV

6.6Gb/s ～ 10.3125Gb/s 150 – 1250 mV

≤ 6.6Gb/s 150 – 2000 mV

VIN シングルエンド入力電圧。グランドを基準電位とするピンで計測された電圧 VMGTAVTT = 1.2V (DC カップリング) -400 – VMGTAVTT mV

VCMIN 入力同相電圧 VMGTAVTT = 1.2V (DC カップリング) – 2/3 VMGTAVTT – mV

DVPPOUT Peak-to-Peak 差動出力電圧 1 トランスミッターの出力範囲は11111 に設定 800 – – mV

VCMOUTDC 出力同相電圧 DC カップリングされた場合 (式に基づく)リモート RX が GND 終端される場合 VMGTAVTT/2 – DVPPOUT/4 mV

リモート RX の終端がフローティング状態の場合 VMGTAVTT – DVPPOUT/2 mV

リモート RX が V に終端される場合 RX_TERM2mV

VCMOUTAC 出力同相電圧 AC カップリングされた場合式に基づく VMGTAVTT – DVPPOUT/2 mV










表 61: GTY トランシーバーの DC 仕様 (続き)

シンボル DC パラメーター条件最小標準最大単位ROUT 差動出力抵抗 – 100 – Ω

TOSKEW トランスミッター差動出力間 (TXP および TXN) の内部ペアスキュー – – 10 ps

CEXT 外部 AC カップリングのキャパシタの推奨値 3 – 100 – nF

注記:1. 出力幅およびプリエンファシスレベルは『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版) で説

明している GTY トランシーバーの属性を使用してプログラムでき、その結果はこの表に示す値よりも小さくできる可能性があります。2. VRX_TERM はリモート RX の終端電圧です。3. 特定のプロトコルおよび規格に準拠するため、必要に応じてこれらの範囲外の値を使用する場合があります。

図 5: シングルエンドの電圧幅

0

+V P

N

Single-Ended Peak-to-PeakVoltage

X16653-072117

図 6: 差動出力の電圧幅

0

+V

–V P–N

Differential Peak-to-Peak

Voltage

Differential peak-to-peak voltage = (Single-ended peak-to-peak voltage) x 2X16639-072117

次の表に、Kintex UltraScale+ FPGA の GTY トランシーバーのクロック入力/出力の DC 仕様を示します。詳細は、『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版) を参照してください。表 62: GTY トランシーバーのクロック入力の DC 仕様シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 250 – 2000 mV


CEXT 外部 AC カップリングのキャパシタ要件 – 10 – nF

表 63: GTY トランシーバーのクロック出力の仕様シンボル説明条件最小標準最大単位

VOL P および N の最小出力電圧 P 信号と N 信号間で RT = 100Ω 100 – 330 mV

VOH P および N の最大出力電圧 P 信号と N 信号間で RT = 100Ω 500 – 700 mV

VDDOUT 差動出力電圧 (P–N)、P = High (N–P)、N = High

P 信号と N 信号間で RT = 100Ω 300 – 430 mV

VCMOUT 同相電圧 P 信号と N 信号間で RT = 100Ω 300 – 500 mV









GTY トランシーバーのスイッチ特性詳細は、『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版) を参照してください。

表 64: GTY トランシーバーのパフォーマンス値


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

FGTYMAX GTY の最大ラインレート 32.751 28.211 25.7851 28.211 12.5 Gb/s

FGTYMIN GTY の最小ラインレート 0.5 0.5 0.5 0.5 0.5 Gb/s

最小最大最小最大最小最大最小最大最小最大FGTYCRANGE CPLL ラインレート範囲 2

1 4.0 12.5 4.0 12.5 4.0 8.5 4.0 12.5 4.0 8.5 Gb/s

2 2.0 6.25 2.0 6.25 2.0 4.25 2.0 6.25 2.0 4.25 Gb/s

4 1.0 3.125 1.0 3.125 1.0 2.125 1.0 3.125 1.0 2.125 Gb/s

8 0.5 1.5625 0.5 1.5625 0.5 1.0625 0.5 1.5625 0.5 1.0625 Gb/s

16 N/A Gb/s

32 N/A Gb/s

最小最大最小最大最小最大最小最大最小最大FGTYQRANGE1 QPLL0 ラインレート範囲 3

1 19.6 32.75 19.6 28.21 19.6 25.785 19.6 28.21 N/A Gb/s

1 9.8 16.375 9.8 16.375 9.8 12.5 9.8 16.375 9.8 12.5 Gb/s

2 4.9 8.1875 4.9 8.1875 4.9 8.1875 4.9 8.1875 4.9 8.1875 Gb/s

4 2.45 4.0938 2.45 4.0938 2.45 4.0938 2.45 4.0938 2.45 4.0938 Gb/s

8 1.225 2.0469 1.225 2.0469 1.225 2.0469 1.225 2.0469 1.225 2.0469 Gb/s

16 0.6125 1.0234 0.6125 1.0234 0.6125 1.0234 0.6125 1.0234 0.6125 1.0234 Gb/s

最小最大最小最大最小最大最小最大最小最大FGTYQRANGE2 QPLL1 ラインレート範囲 4

1 16.0 26.0 16.0 26.0 16.0 25.785 16.0 26.0 N/A Gb/s

1 8.0 13.0 8.0 13.0 8.0 12.5 8.0 13.0 8.0 12.5 Gb/s

2 4.0 6.5 4.0 6.5 4.0 6.5 4.0 6.5 4.0 6.5 Gb/s

4 2.0 3.25 2.0 3.25 2.0 3.25 2.0 3.25 2.0 3.25 Gb/s

8 1.0 1.625 1.0 1.625 1.0 1.625 1.0 1.625 1.0 1.625 Gb/s

16 0.5 0.8125 0.5 0.8125 0.5 0.8125 0.5 0.8125 0.5 0.8125 Gb/s

最小最大最小最大最小最大最小最大最小最大FCPLLRANGE CPLL 周波数範囲 2.0 6.25 2.0 6.25 2.0 4.25 2.0 6.25 2.0 4.25 GHz



注記:1. GTY トランシーバーのラインレートはパッケージによって制限があります。SFVB784 および SFRB784 の場合は 12.5Gb/s まで、FFVA676、

FFVD900、FFVA1156、および FFRA1156 の場合は 16.3Gb/s までです。2. 表に示す値は、数式 (2 x CPLL_Frequency)/Output_Divider を用いて計算された丸め込み値です。3. 表に示す値は、数式 (2 x QPLL0_Frequency)/Output_Divider を用いて計算された丸め込み値です。4. 表に示す値は、数式 (2 x QPLL1_Frequency)/Output_Divider を用いて計算された丸め込み値です。







表 65: GTY トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性シンボル説明すべてのスピードグレード単位

FGTYDRPCLK GTYDRPCLK 最大周波数 250 MHz

表 66: GTY トランシーバーの基準クロックのスイッチ特性

シンボル説明条件すべてのスピードグレード単位最小標準最大FGCLK 基準クロックの周波数範囲 60 – 820 MHz

TRCLK 基準クロックの立ち上がり時間 20% – 80% – 200 – ps

TFCLK 基準クロックの立ち下がり時間 80% – 20% – 200 – ps

TDCREF 基準クロックのデューティサイクルトランシーバーの PLL のみ 40 50 60 %

表 67: GTY トランシーバーの基準クロックオシレーターセレクト位相ノイズマスク

シンボル説明 1, 2 オフセット周波数最小標準最大単位QPLLREFCLKMASK REFCLK 周波数 = 156.25MHz での QPLL0/QPLL1 基準クロックセレクト位相ノイズマスク 10kHz – – -112 dBc/Hz

100kHz – – -128

1MHz – – -145

REFCLK 周波数 = 312.5MHz での QPLL0/QPLL1 基準クロックセレクト位相ノイズマスク 10kHz – – -103 dBc/Hz

100kHz – – -123

1MHz – – -143

REFCLK 周波数 = 625MHz での QPLL0/QPLL1 基準クロックセレクト位相ノイズマスク 10kHz – – -98 dBc/Hz

100kHz – – -117

1MHz – – -140

CPLLREFCLKMASK REFCLK 周波数 = 156.25MHz での CPLL 基準クロックセレクト位相ノイズマスク 10kHz – – -112 dBc/Hz

100kHz – – -128

1MHz – – -145

50MHz – – -145

REFCLK 周波数 = 312.5MHz での CPLL 基準クロックセレクト位相ノイズマスク 10kHz – – -103 dBc/Hz

100kHz – – -123

1MHz – – -143

50MHz – – -145

REFCLK 周波数 = 625MHz での CPLL 基準クロックセレクト位相ノイズマスク 10kHz – – -98 dBc/Hz

100kHz – – -117

1MHz – – -140

50MHz – – -144

注記:1. この表に記載されていない基準クロック周波数の場合、基準クロック周波数の近似値の位相ノイズマスクを使用してください。2. この基準クロック位相ノイズマスクは、PCIe などのサポートされるプロトコルに指定された基準クロック位相ノイズマスクの代替として使用

されます。





表 68: GTY トランシーバー PLL/ロックタイムの適用

シンボル説明条件すべてのスピードグレード単位最小標準最大TLOCK PLL が最初にロックするまでの時間 – – 1 ms

TDLOCK DFE (判定帰還型イコライザー) に必要なクロックリカバリの位相取得および適用時間 PLL が基準クロックにロックされた後、クロックデータリカバリ (CDR) が入力のデータにロックされるのに必要な時間

– 50,000 37 x 106 UI

DFE が無効の場合、低消費電力モード (LPM)に必要なクロックリカバリの位相取得および適用時間– 50,000 2.3 x 106 UI

表 69: GTY トランシーバーのユーザークロックのスイッチ特性



内部ロジックインターコネクトロジック -32 -22, 3 -1 4, 5, 6 -23 -15

FTXOUTPMA OUTCLKPMA がソースの場合の TXOUTCLK の最大周波数 511.719 511.719 402.891 402.832 322.266 MHz

FRXOUTPMA OUTCLKPMA がソースの場合の RXOUTCLK の最大周波数 511.719 511.719 402.891 402.832 322.266 MHz

FTXOUTPROGDIV TXPROGDIVCLK がソースの場合の TXOUTCLK の最大周波数 511.719 511.719 511.719 511.719 511.719 MHz

FRXOUTPROGDIV RXPROGDIVCLK がソースの場合の RXOUTCLK の最大周波数 511.719 511.719 511.719 511.719 511.719 MHz

FTXIN TXUSRCLK7 最大周波数 16 16、32 511.719 511.719 390.625 390.625 322.266 MHz

32 32、64 511.719 511.719 390.625 390.625 322.266 MHz

64 64、128 511.719 440.781 402.891 402.832 195.313 MHz

20 20、40 409.375 409.375 312.500 312.500 257.813 MHz

40 40、80 409.375 409.375 312.500 350.000 257.813 MHz

80 80、160 409.375 352.625 322.313 352.625 156.250 MHz

FRXIN RXUSRCLK7 最大周波数 16 16、32 511.719 511.719 390.625 390.625 322.266 MHz

32 32、64 511.719 511.719 390.625 390.625 322.266 MHz

64 64、128 511.719 440.781 402.891 402.832 195.313 MHz

20 20、40 409.375 409.375 312.500 312.500 257.813 MHz

40 40、80 409.375 409.375 312.500 350.000 257.813 MHz

80 80、160 409.375 352.625 322.313 352.625 156.250 MHz





表 69: GTY トランシーバーのユーザークロックのスイッチ特性 (続き)



内部ロジックインターコネクトロジック -32 -22, 3 -1 4, 5, 6 -23 -15

FTXIN2 TXUSRCLK27 最大周波数 16 16 511.719 511.719 390.625 390.625 322.266 MHz

16 32 255.859 255.859 195.313 195.313 161.133 MHz

32 32 511.719 511.719 390.625 390.625 322.266 MHz

32 64 255.859 255.859 195.313 195.313 161.133 MHz

64 64 511.719 440.781 402.891 402.832 195.313 MHz

64 128 255.859 220.391 201.445 201.416 97.656 MHz

20 20 409.375 409.375 312.500 312.500 257.813 MHz

20 40 204.688 204.688 156.250 156.250 128.906 MHz

40 40 409.375 409.375 312.500 350.000 257.813 MHz

40 80 204.688 204.688 156.250 175.000 128.906 MHz

80 80 409.375 352.625 322.313 352.625 156.250 MHz

80 160 204.688 176.313 161.156 176.313 78.125 MHz

FRXIN2 RXUSRCLK27 最大周波数 16 16 511.719 511.719 390.625 390.625 322.266 MHz

16 32 255.859 255.859 195.313 195.313 161.133 MHz

32 32 511.719 511.719 390.625 390.625 322.266 MHz

32 64 255.859 255.859 195.313 195.313 161.133 MHz

64 64 511.719 440.781 402.891 402.832 195.313 MHz

64 128 255.859 220.391 201.445 201.416 97.656 MHz

20 20 409.375 409.375 312.500 312.500 257.813 MHz

20 40 204.688 204.688 156.250 156.250 128.906 MHz

40 40 409.375 409.375 312.500 350.000 257.813 MHz

40 80 204.688 204.688 156.250 175.000 128.906 MHz

80 80 409.375 352.625 322.313 352.625 156.250 MHz

80 160 204.688 176.313 161.156 176.313 78.125 MHz

注記:1. クロックは、『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版) に記載の方法でインプリメントす

る必要があります。2. スピードグレード -3E、-2E、および -2I の場合、16 ビットと 20 ビットのデータパスは 8.1875Gb/s 未満のラインレートでしか使用できません。3. スピードグレード -2LE の場合、16 ビットおよび 20 ビットの内部データパスは、VCCINT = 0.85V のとき 8.1875Gb/s 未満、または VCCINT = 0.72V

のとき 6.25Gb/s 未満のラインレートでしか使用できません。4. スピードグレード -1E、-1I、および -1M の場合、16 ビットと 20 ビットのデータパスは 6.25Gb/s 未満のラインレートでしか使用できません。5. スピードグレード -1LI の場合、16 ビットおよび 20 ビットの内部データパスは、VCCINT = 0.85V のとき 6.25Gb/s 未満、または VCCINT = 0.72V の

とき 5.15625Gb/s 未満のラインレートでしか使用できません。6. スピードグレード -1E、-1I、および -1M の場合、12.5Gb/s 超のラインレートで使用できるのは 64 ビットまたは 80 ビットの内部データパスの

みです。7. ギアボックスを使用する場合、これらの最大値は XCLK を基準とします。詳細は、『UltraScale アーキテクチャ GTY トランシーバーユーザーガ

イド』 (UG578: 英語版、日本語版) の表「TX 非同期ギアボックスで有効なデータ幅の組み合わせ」を参照してください。

表 70: GTY トランシーバーのトランスミッターのスイッチ特性シンボル説明条件最小標準最大単位

FGTYTX シリアルデータレート範囲 0.500 – FGTYMAX Gb/s









表 70: GTY トランシーバーのトランスミッターのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位TRTX TX 立ち上がり時間 20% - 80% – 21 – ps

TFTX TX 立ち下がり時間 80% - 20% – 21 – ps

TLLSKEW TX Lane-to-Lane スキュー 1 – – 500.00 ps

TJ32.75 総ジッター 2, 4 32.75Gb/s – – 0.35 UI

DJ32.75 確定的なジッター 2, 4 – – 0.19 UI

TJ28.21 総ジッター 2, 4 28.21Gb/s – – 0.28 UI

DJ28.21 確定的なジッター 2, 4 – – 0.17 UI

TJ16.375 総ジッター 2, 4 16.375Gb/s – – 0.28 UI

DJ16.375 確定的なジッター 2, 4 – – 0.17 UI

TJ15.0 総ジッター 2, 4 15.0Gb/s – – 0.28 UI

DJ15.0 確定的なジッター 2, 4 – – 0.17 UI

TJ14.1 総ジッター 2, 4 14.1Gb/s – – 0.28 UI

DJ14.1 確定的なジッター 2, 4 – – 0.17 UI

TJ14.1 総ジッター 2, 4 14.025Gb/s – – 0.28 UI

DJ14.1 確定的なジッター 2, 4 – – 0.17 UI

TJ13.1 総ジッター 2, 4 13.1Gb/s – – 0.28 UI

DJ13.1 確定的なジッター 2, 4 – – 0.17 UI















TJ8.0 総ジッター 3, 4 8.0Gb/s – – 0.32 UI

DJ8.0 確定的なジッター 3, 4 – – 0.17 UI

TJ6.6 総ジッター 3, 4 6.6Gb/s – – 0.30 UI

DJ6.6 確定的なジッター 3, 4 – – 0.15 UI

TJ5.0 総ジッター 3, 4 5.0Gb/s – – 0.30 UI

DJ5.0 確定的なジッター 3, 4 – – 0.15 UI

TJ4.25 総ジッター 3, 4 4.25Gb/s – – 0.30 UI

DJ4.25 確定的なジッター 3, 4 – – 0.15 UI

TJ3.20 総ジッター 3, 4 3.20Gb/s5 – – 0.20 UI

DJ3.20 確定的なジッター 3, 4 – – 0.10 UI





表 70: GTY トランシーバーのトランスミッターのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位TJ2.5 総ジッター 3, 4 2.5Gb/s6 – – 0.20 UI

DJ2.5 確定的なジッター 3, 4 – – 0.10 UI

TJ1.25 総ジッター 3, 4 1.25Gb/s7 – – 0.15 UI

DJ1.25 確定的なジッター 3, 4 – – 0.06 UI

TJ500 総ジッター 3, 4 500Mb/s8 – – 0.10 UI

DJ500 確定的なジッター 3, 4 – – 0.03 UI

注記:1. 最大 4 個の連続した、最大ラインレートのトランスミッター (1 つの GTY クワッドにあるものすべて ) を有効にして TX 位相アライメントを設定

し、同じ REFCLK 入力を使用した場合の値です。2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。4. すべてのジッター値は、BER (Bit Error Ratio) が 10–12 の場合に基づいています。5. CPLL 周波数 3.2GHz、TXOUT_DIV = 2 を使用した場合の値です。6. CPLL 周波数 2.5GHz、TXOUT_DIV = 2 を使用した場合の値です。7. CPLL 周波数 2.5GHz、TXOUT_DIV = 4 を使用した場合の値です。8. CPLL 周波数 2.0GHz、TXOUT_DIV = 8 を使用した場合の値です。

表 71: GTY トランシーバーのレシーバーのスイッチ特性シンボル説明条件最小標準最大単位

FGTYRX シリアルデータレート 0.500 – FGTYMAX Gb/s

RXSST レシーバースペクトラム拡散のトラッキング 1 33kHz で変調 -5000 – 0 ppm

RXRL ランレングス (CID) – – 256 UI

RXPPMTOL データ/REFCLK PPM オフセット耐性ビットレート ≤ 6.6Gb/s -1250 – 1250 ppm

ビットレート > 6.6Gb/sおよび ≤ 8.0Gb/s-700 – 700 ppm

ビットレート > 8.0Gb/s -200 – 200 ppm

SJ ジッター耐性 2






















表 71: GTY トランシーバーのレシーバーのスイッチ特性 (続き)

シンボル説明条件最小標準最大単位JT_SJ2.5 正弦波ジッター (CPLL)3 2.5Gb/s5 0.30 – – UI


JT_SJ500 正弦波ジッター (CPLL)3 500Mb/s7 0.30 – – UI

負荷がある場合の SJ ジッター耐性 2

JT_TJSE3.2 負荷がある場合の総ジッター 8 3.2Gb/s 0.70 – – UI

JT_TJSE6.6 6.6Gb/s 0.70 – – UI

JT_SJSE3.2 負荷がある場合の正弦波ジッター 8 3.2Gb/s 0.10 – – UI

JT_SJSE6.6 6.6Gb/s 0.10 – – UI

注記:1. RXOUT_DIV = 1、2、および 4 を使用する場合の値です。2. すべてのジッター値は、BER (Bit Error Ratio) が 10–12 の場合に基づいています。3. 挿入した正弦波ジッターの周波数は 80MHz です。4. CPLL 周波数 3.2GHz、RXOUT_DIV = 2 を使用した場合の値です。5. CPLL 周波数 2.5GHz、RXOUT_DIV = 2 を使用した場合の値です。6. CPLL 周波数 2.5GHz、RXOUT_DIV = 4 を使用した場合の値です。7. CPLL 周波数 2.0GHz、RXOUT_DIV = 8 を使用した場合の値です。8. RX イコライザーが有効の場合の複合ジッターです。DFE は無効です。

GTY トランシーバーの電気的仕様への準拠性『UltraScale アーキテクチャ GTY トランシーバーユーザーガイド』 (UG578: 英語版、日本語版) には、次の表に示すプロトコルに準拠する、推奨使用モードに関する記述が含まれます。トランシーバーウィザードは、これらのユースケースやプロトコル特定の特性向けに推奨する設定値を提供します。表 72: GTY トランシーバープロトコルの一覧

プロトコル規格シリアルレート (Gb/s) 電気的仕様への準拠性CAUI-4 IEEE 802.3-2012 25.78125 準拠する28Gb/s Backplane CEI-25G-LR 25 ～ 28.05 準拠するInterlaken OIF-CEI-6G、OIF-CEI-11GSR、OIF-CEI-28G-MR 4.25 ～ 25.78125 準拠する100GBASE-KR4 IEEE 802.3bj-2014、CEI-25G-LR 25.78125 準拠する 1

100GBASE-CR4 IEEE 802.3bj-2014、CEI-25G-LR 25.78125 準拠する 1

50GBASE-KR4 IEEE 802.3by-2014、CEI-25G-LR 25.78125 準拠する 1

50GBASE-CR4 IEEE 802.3by-2014、CEI-25G-LR 25.78125 準拠する 1

25GBASE-KR4 IEEE 802.3by-2014、CEI-25G-LR 25.78125 準拠する 1

25GBASE-CR4 IEEE 802.3by-2014、CEI-25G-LR 25.78125 準拠する 1

OTU4 (OTL4.4) CFP2 OIF-CEI-28G-VSR 27.952493 ～ 32.75 準拠するOTU4 (OTL4.4) CFP OIF-CEI-11G-MR 11.18 ～ 2.0 準拠するCAUI-10 IEEE 802.3-2012 10.3125 準拠するnPPI IEEE 802.3-2012 10.3125 準拠する10GBASE-KR2 IEEE 802.3-2012 10.3125 準拠するSFP+ SFF-8431 (SR および LR) 9.95328 ～ 11.10 準拠するXFP INF-8077i、リビジョン 4.5 10.3125 準拠するRXAUI CEI-6G-SR 6.25 準拠する







表 72: GTY トランシーバープロトコルの一覧 (続き)

プロトコル規格シリアルレート (Gb/s) 電気的仕様への準拠性XAUI IEEE 802.3-2012 3.125 準拠する1000BASE-X IEEE 802.3-2012 1.25 準拠する5.0G Ethernet IEEE 802.3bx (PAR) 5 準拠する2.5G Ethernet IEEE 802.3bx (PAR) 2.5 準拠するHiGig、HiGig+、HiGig2 IEEE 802.3-2012 3.74、6.6 準拠するQSGMII QSGMII v1.2 (Cisco System、ENG-46158) 5 準拠するOTU2 ITU G.8251 10.709225 準拠するOTU4 (OTL4.10) OIF-CEI-11G-SR 11.180997 準拠するOC-3/12/48/192 GR-253-CORE 0.1555 ～ 9.956 準拠するPCIe Gen1、2、3 PCI Express Base 3.0 2.5、5.0、8.0 準拠するSDI3 SMPTE 424M-2006 0.27 ～ 2.97 準拠するUHD-SDI3 SMPTE ST-2081 6G、SMPTE ST-2082 12G 6 および 12 準拠するHybrid Memory Cube (HMC) HMC-15G-SR 10、12.5、15.0 準拠するMoSys Bandwidth Engine CEI-11-SR および CEI-11-SR (overclocked) 10.3125、15.5 準拠するCPRI CPRI_v_6_1_2014-07-01 0.6144 ～ 12.165 準拠するPassive Optical Network (PON) 10G-EPON、1G-EPON、NG-PON2、XG-PON、および 2.5G-

PON0.155 ～ 10.3125 準拠する

JESD204a/b OIF-CEI-6G、OIF-CEI-11G 3.125 ～ 12.5 準拠するSerial RapidIO (SRIO) RapidIO Specification 3.1 1.25 ～ 10.3125 準拠するDisplayPort DP 1.2B CTS 1.62 ～ 5.4 準拠する 3

Fibre Channel FC-PI-4 1.0625 ～ 14.025 準拠するSATA Gen1、2、3 Serial ATA Revision 3.0 Specification 1.5、3.0、6.0 準拠するSAS Gen1、2、3 T10/BSR INCITS 519 3.0、6.0、12.0 準拠するSFI-5 OIF-SFI5-01.0 0.625 ～ 2.0 準拠するAurora CEI-6G、CEI-11G-LR 全レート準拠する注記:1. ナイキスト周波数で 25dB の損失 (FEC なし) です。2. トランスミッターの送信時間は IEEE Std 802.3-2012 仕様よりも高速です。3. このプロトコルに準拠するには外部回路が必要です。

Interlaken 用統合インターフェイスブロックInterlaken 用統合インターフェイスブロックを使用したソリューションに関する資料および詳細は、UltraScale+ Interlaken から入手できます。『UltraScale アーキテクチャおよび製品データシート: 概要』 (DS191: 英語版、日本語版) に、各 Kintex UltraScale+ FPGA に含まれるブロック数が記載されています。このセクションでは、Interlaken の次のコンフィギュレーションについて説明します。• 12 x 12.5Gb/s プロトコルおよびレーンロジックモード (表 73)

• 6 x 25.78125Gb/s および 6 x 28.21Gb/s プロトコルおよびレーンロジックモード (表 74)

• 12 x 25.78125Gb/s レーンロジック専用モード (表 75)

SFVB784、SFRB784、FFVA676、FFVD900、FFVA1156、および FFRA1156 パッケージの Kintex UltraScale+ FPGA は、12 x 12.5Gb/s の Interlaken コンフィギュレーションを使用する場合のみサポートされます。FGTYMAX の最大ラインレートを参照してください。



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表 73: Interlaken 12 x 12.5Gb/s プロトコルおよびレーンロジックモードデザインの最大パフォーマンス


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

FRX_SERDES_CLK 受信シリアライザー/デシリアライザークロック 195.32 195.32 195.32 195.32 195.32 MHz

FTX_SERDES_CLK 送信シリアライザー/デシリアライザークロック 195.32 195.32 195.32 195.32 195.32 MHz

FDRP_CLK ダイナミックリコンフィギュレーションポートクロック250.00 250.00 250.00 250.00 250.00 MHz

最小 1 最大最小 1 最大最小 1 最大最小 1 最大最小 1 最大FCORE_CLK Interlaken コアクロック 300.00 322.27 300.00 322.27 300.00 322.27 300.00 322.27 300.00 322.27 MHz

FLBUS_CLK Interlaken ローカルバスクロック 300.00 322.27 300.00 322.27 300.00 322.27 300.00 322.27 300.00 322.27 MHz

注記:1. これらは最大レーンパフォーマンスでの最小クロック周波数です。

表 74: Interlaken 6 x 25.78125Gb/s と 6 x 28.21Gb/s プロトコルおよびレーンロジックモードデザインの最大パフォーマンス


単位0.90V 0.85V 0.72V

-31 -21 -1 -2 -1

FRX_SERDES_CLK 受信シリアライザー/デシリアライザークロック 440.79 440.79 N/A 402.84 N/A MHz

FTX_SERDES_CLK 送信シリアライザー/デシリアライザークロック 440.79 440.79 N/A 402.84 N/A MHz

FDRP_CLK ダイナミックリコンフィギュレーションポートクロック250.00 250.00 N/A 250.00 N/A MHz

最小 2 最大最小 2 最大最小最大最小 2 最大最小最大FCORE_CLK Interlaken コアクロック 412.503 479.20 412.503 479.20 N/A 412.50 429.69 N/A MHz

FLBUS_CLK Interlaken ローカルバスクロック 300.004 349.52 300.004 349.52 N/A 300.00 349.52 N/A MHz

注記:1. 6 x 28.21 モードは、-2 (VCCINT = 0.85V) および -3 (VCCINT = 0.90V) スピードグレードでのみサポートされています。2. これらは最大レーンパフォーマンスでの最小クロック周波数です。3. 6 x 28.21Gb/s プロトコルの場合、CORE_CLK の最小値は 451.36MHz です。4. 6 x 28.21Gb/s プロトコルの場合、LBUS_CLK の最小値は 330.00MHz です。





表 75: Interlaken 12 x 25.78125Gb/s レーンロジック専用モードデザインの最大パフォーマンス


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

FRX_SERDES_CLK 受信シリアライザー/デシリアライザークロック 402.84 402.84 N/A N/A N/A MHz

FTX_SERDES_CLK 送信シリアライザー/デシリアライザークロック 402.84 402.84 N/A N/A N/A MHz

FDRP_CLK ダイナミックリコンフィギュレーションポートクロック 250.00 250.00 N/A N/A N/A MHz

FCORE_CLK Interlaken コアクロック 412.50 412.50 N/A N/A N/A MHz

FLBUS_CLK Interlaken ローカルバスクロック 349.52 349.52 N/A N/A N/A MHz

100G Ethernet MAC および PCS 用統合インターフェイスブロック100Gb/s イーサネット用統合ブロックを使用したソリューションに関する資料および詳細は、UltraScale+ Integrated 100G EthernetMAC/PCS から入手できます。『UltraScale アーキテクチャおよび製品データシート: 概要』 (DS191: 英語版、日本語版) に、各 KintexUltraScale+ FPGA に含まれるブロック数が記載されています。表 76: 100G イーサネットデザインの最大パフォーマンス


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

CAUI-10 モードFTX_CLK 送信クロック 390.625 390.625 322.266 322.266 322.266 MHz

FRX_CLK 受信クロック 390.625 390.625 322.266 322.266 322.266 MHz

FRX_SERDES_CLK 受信シリアライザー/デシリアライザークロック 390.625 390.625 322.266 322.266 322.266 MHz

FDRP_CLK ダイナミックリコンフィギュレーションポートクロック 250.00 250.00 250.00 250.00 250.00 MHz

CAUI-4、CAUI-4 + RS-FEC、RS-FEC トランスコードバイパスモードFTX_CLK 送信クロック 390.625 322.266 322.266 322.266 N/A MHz

FRX_CLK 受信クロック 390.625 322.266 322.266 322.266 N/A MHz

FRX_SERDES_CLK 受信シリアライザー/デシリアライザークロック 390.625 322.266 322.266 322.266 N/A MHz

FDRP_CLK ダイナミックリコンフィギュレーションポートクロック 250.00 250.00 250.00 250.00 N/A MHz

PCI Express デザイン用統合インターフェイスブロックPCI Express® デザインのソリューションに関する資料および詳細は、PCI Express から入手できます。『UltraScale アーキテクチャおよび製品データシート: 概要』 (DS191: 英語版、日本語版) に、各 Kintex UltraScale+ FPGA に含まれるブロック数が記載されています。



https://japan.xilinx.com/products/intellectual-property/cmac_usplus.html

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https://japan.xilinx.com/products/technology/pci-express.html





表 77: PCI Express デザインの最大パフォーマンス


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

FPIPECLK パイプクロックの最大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FCORECLK コアクロックの最大周波数 500.00 500.00 500.00 250.00 250.00 MHz

FDRPCLK DRP クロックの最大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FMCAPCLK MCAP クロックの最大周波数 125.00 125.00 125.00 125.00 125.00 MHz

システムモニターの仕様表 78: システムモニターの仕様

パラメーターシンボルコメント/条件最小標準最大単位VCCADC = 1.8V ±3%、VREFP = 1.25V、VREFN = 0V、ADCCLK = 5.2MHz、Tj = -40°C ～ 100°C、標準値 Tj = 40°C

ADC の精度 1

精度 10 – – ビット積分非直線性 2 INL – – ±1.5 LSB

差動非直線性 DNL コードの欠落なし、単調であることを保証 – – ±1 LSB

オフセットエラーオフセットキャリブレーションは有効 – – ±2 LSB

ゲインエラー – – ±0.4 %

サンプルレート – – 0.2 MS/s

RMS コードノイズ外部基準電圧 1.25V – – 1 LSB

オンチップ基準電圧 – 1 – LSB

拡張温度における ADC の精度精度 Tj = -55°C ～ 125°C 10 – – ビット積分非直線性 2 INL Tj = -55°C ～ 125°C – – ±1.5 LSB

差動非直線性 DNL コードの欠落なし、単調であることを保証Tj = -55°C ～ 125°C

– – ±1

アナログ入力 2

ADC 入力範囲単極動作 0 – 1 V

双極動作 -0.5 – +0.5 V

単極同相範囲 (FS 入力) 0 – +0.5 V

双極同相範囲 (FS 入力) +0.5 – +0.6 V

外部チャネル入力の範囲 (最大) これらの範囲内に設定されたチャネルは隣接するチャネルの計測値に影響を与えない -0.1 – VCCADC V

オンチップセンサーの精度温度センサーエラー 1, 3 Tj = -55°C ～ 125°C (外部 REF を使用) – – ±3 °C

Tj = -55°C ～ 110°C (内部 REF を使用) – – ±3.5 °C

Tj = 110°C ～ 125°C (内部 REF を使用) – – ±5 °C





表 78: システムモニターの仕様 (続き)

パラメーターシンボルコメント/条件最小標準最大単位電源センサーエラー 4 0.72V ～ 1.2V の電源電圧、

Tj = -40°C ～ 100°C (外部 REF を使用)– – ±0.5 %

0.72V ～ 1.2V の電源電圧、Tj = -55°C ～ 125°C (外部 REF を使用)

– – ±1.0 %

その他すべての電源電圧、Tj = -40°C ～ 100°C (外部 REF を使用)

– – ±1.0 %

その他すべての電源電圧、Tj = -55°C ～ 125°C (外部 REF を使用)

– – ±2.0 %

0.72V ～ 1.2V の電源電圧、Tj = -40°C ～ 100°C (内部 REF を使用)

– – ±1.0 %

0.72V ～ 1.2V の電源電圧、Tj = -55°C ～ 125°C (内部 REF を使用)

– – ±2.0 %

その他すべての電源電圧、Tj = -40°C ～ 100°C (内部 REF を使用)

– – ±1.5 %

その他すべての電源電圧、Tj = -55°C ～ 125°C (内部 REF を使用)

– – ±2.5 %

変換レート 5

変換時間 - 連続 tCONV ADCCLK サイクル数 26 – 32 サイクル変換時間 - イベント tCONV ADCCLK サイクル数 – – 21 サイクルDRP クロック周波数 DCLK DRP クロック周波数 8 – 250 MHz

ADC クロック周波数 ADCCLK DCLK からの派生クロック 1 – 5.2 MHz

DCLK デューティサイクル 40 – 60 %

SYSMON の基準電圧 6

外部基準電圧 VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

オンチップ基準電圧グランド VREFP ピンから AGND、Tj = –40°C ～ 100°C 1.2375 1.25 1.2625 V

グランド VREFP ピンから AGND、Tj = -55°C ～ 125°C 1.225 1.25 1.275 V

注記:1. ADC オフセットエラーは、ADC の自動オフセットキャリブレーション機能を有効にするとなくなります。この機能が有効な場合に指定されて

いる値です。2. 詳細は、『UltraScale アークテクチャシステムモニターユーザーガイド』 (UG580: 英語版、日本語版) の「アナログ入力」セクションを参照し

てください。3. PMBus インターフェイスから直接温度値を読み出す場合、PMBus アプリケーションによって使用される転送ファンクションにより SYSMON に

は +4°C のオフセットがあります。たとえば外部 REF 温度センサーエラーの範囲 ±3°C は、PMBus インターフェイス経由で読み出した場合は+1°C ～ +7°C となります。

4. 電源センサーオフセットおよびゲインエラーは、自動オフセットおよびゲインキャリブレーション機能を有効にするとなくなります。この機能が有効な場合に指定されている値です。

5. 詳細は、『UltraScale アークテクチャシステムモニターユーザーガイド』 (UG580: 英語版、日本語版) の「セトリング時間の調整」セクションを参照してください。

6. 基準電圧が VREFP = 1.25V および VREFN = 0V の標準電圧以外の場合、理想的な伝達関数からのずれが生じます。また、内部センサーの温度や電源などの計測値にも影響を与えます。外付けレシオメトリックタイプのアプリケーションでは、電源電圧および基準電圧の変動は ±4% まで許容されます。









SYSMON I2C/PMBus インターフェイス表 79: SYSMON I2C 高速モードインターフェイスのスイッチ特性

シンボル説明 1 最小最大単位TSMFCKL SCL Low 時間 1.3 – µs

TSMFCKH SCL High 時間 0.6 – µs

TSMFCKO SDAO Clock-to-Out 遅延 – 900 ns

TSMFDCK SDAI セットアップタイム 100 – ns

FSMFCLK SCL クロック周波数 – 400 kHz

注記:1. LVCMOS 1.8V I/O 規格をテスト条件としています。

表 80: SYSMON I2C 標準モードインターフェイスのスイッチ特性シンボル説明 1 最小最大単位

TSMSCKL SCL Low 時間 4.7 – µs

TSMSCKH SCL High 時間 4.0 – µs

TSMSCKO SDAO Clock-to-Out 遅延 – 3450 ns

TSMSDCK SDAI セットアップタイム 250 – ns

FSMSCLK SCL クロック周波数 – 100 kHz

注記:1. LVCMOS 1.8V I/O 規格をテスト条件としています。





コンフィギュレーションのスイッチ特性表 81: コンフィギュレーションのスイッチ特性


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

電源投入タイミング特性TPL プログラムレイテンシ 7.5 7.5 7.5 7.5 7.5 ms、最大TPOR パワーオンリセット (最大立ち上がり時間

40ms)65 65 65 65 65 ms、最大0 0 0 0 0 ms、最小

パワーオンリセット (POR オーバーライドを使用、最大立ち上がり時間 2ms)15 15 15 15 15 ms、最大5 5 5 5 5 ms、最小

TPROGRAM プログラムパルス幅 250 250 250 250 250 ns、最小CCLK 出力 (マスターモード)

TICCK INIT_B からのマスター CCLK 出力の遅延 150 150 150 150 150 ns、最小TMCCKL1 マスター CCLK クロックの Low 時間のデューティサイクル 40/60 40/60 40/60 40/60 40/60 %、最小/最大

TMCCKH マスター CCLK クロックの High 時間のデューティサイクル 40/60 40/60 40/60 40/60 40/60 %、最小/最大

FMCCK マスター SPI/BPI CCLKの周波数 XCKU3P、XCKU5P、XQKU5P

125 125 125 60 60 MHz、最大

その他の全デバイス 150 150 150 125 125

FMCCK_START コンフィギュレーション開始時のマスターCCLK の周波数 2.70 2.70 2.70 2.70 2.70 MHz、標準

FMCCKTOL 標準 CCLK に対する周波数偏差 (マスターモード)±15 ±15 ±15 ±15 ±15 %、最大

CCLK 入力 (スレーブモード)

TSCCKL スレーブ CCLK クロックの最小 Low 時間 2.5 2.5 2.5 2.5 2.5 ns、最小TSCCKH スレーブ CCLK クロックの最小 High 時間 2.5 2.5 2.5 2.5 2.5 ns、最小FSCCK スレーブシリアル/スレーブ SelectMap CCLK 周波数

XCKU3P、XCKU5P、XQKU5P

125 125 125 60 60 MHz、最大

その他の全デバイス 125 125 125 125 125

EMCCLK 入力 (マスターモード)

TEMCCKL 外部マスター CCLK の Low 時間 2.5 2.5 2.5 2.5 2.5 ns、最小TEMCCKH 外部マスター CCLK の High 時間 2.5 2.5 2.5 2.5 2.5 ns、最小FEMCCK 外部マスター CCLK の周波数 XCKU3P、XCKU5P、

XQKU5P125 125 125 60 60 MHz、最大

その他の全デバイス 150 150 150 125 125

内部コンフィギュレーションアクセスポートFICAPCK 内部コンフィギュレーションアクセスポート

(ICAPE3)200 200 200 150 150 MHz、最大

スレーブシリアルモードプログラムスイッチTDCCK/TCCKD DIN セットアップ/ホールド 3.0/0 3.0/0 3.0/0 4.0/0 4.0/0 ns、最小TCCO DOUT の Clock-to-Out 8.0 8.0 8.0 9.0 9.0 ns、最大





表 81: コンフィギュレーションのスイッチ特性 (続き)


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

SelectMAP モードプログラムスイッチTSMDCCK/TSMCCKD D[31:00] のセットアップ/ホールド XCKU3P、XCKU5P、

XQKU5P4.5/0 4.5/0 4.5/0 8.0/0 8.0/0 ns、最小

その他の全デバイス 3.5/0 3.5/0 3.5/0 4.5/0 4.5/0

TSMCSCCK/TSMCCKCS CSI_B のセットアップ/ホールド XCKU3P、XCKU5P、XQKU5P

4.5/0 4.5/0 4.5/0 7.0/0 7.0/0 ns、最小

その他の全デバイス 4.0/0 4.0/0 4.0/0 5.0/0 5.0/0

TSMWCCK/TSMCCKW RDWR_B のセットアップ/ホールド XCKU3P、XCKU5P、XQKU5P

10.0/0 10.0/0 10.0/0 17.0/0 17.0/0 ns、最小

その他の全デバイス 10.0/0 10.0/0 10.0/0 11.0/0 11.0/0

TSMCKCSO CSO_B の Clock-to-Out(330Ω のプルアップ抵抗が必要)


7.0 7.0 7.0 10.0 10.0 ns、最大

その他の全デバイス 7.0 7.0 7.0 7.0 7.0

TSMCO リードバックでのD[31:00] の Clock-to-Out


8.0 8.0 8.0 10.0 10.0 ns、最大

その他の全デバイス 8.0 8.0 8.0 8.0 8.0

FRBCCK リードバック周波数 XCKU3P、XCKU5P、XQKU5P

125 125 125 60 60 MHz、最大

その他の全デバイス 125 125 125 125 125

バウンダリスキャンポートのタイミング仕様TTAPTCK/TTCKTAP TMS および TDI のセットアップ/ホールド 3.0/2.0 3.0/2.0 3.0/2.0 3.0/2.0 3.0/2.0 ns、最小TTCKTDO TCK 立ち下がりエッジから TDO 出力 7.0 7.0 7.0 7.0 7.0 ns、最大FTCK TCK の周波数 XCKU15P、

XQKU15P66 66 66 50 50 MHz、最大

その他の全デバイス 66 66 66 66 66

BPI マスターフラッシュモードプログラムスイッチTBPICCO A[28:00]、RS[1:0]、FCS_B、FOE_B、FWE_B、

ADV_B Clock-to-Out10 10 10 10 10 ns、最大

TBPIDCC/TBPICCD D[15:00] のセットアップ/ホールド XCKU3P、XCKU5P、XQKU5P

4.5/0 4.5/0 4.5/0 8.0/0 8.0/0 ns、最小

その他の全デバイス 3.5/0 3.5/0 3.5/0 4.5/0 4.5/0

SPI マスターフラッシュモードプログラムスイッチTSPIDCC/TSPICCD D[3:00] のセットアップ/ホールド 3.0/0 3.0/0 3.0/0 4.0/0 4.0/0 ns、最小TSPIDCC/TSPICCD D[7:04] のセットアップ/ホールド XCKU3P、XCKU5P、

XQKU5P4.5/0 4.5/0 4.5/0 8.0/0 8.0/0 ns、最小

その他の全デバイス 3.5/0 3.5/0 3.5/0 4.5/0 4.5/0

TSPICCM MOSI の Clock-to-Out 8.0 8.0 8.0 8.0 8.0 ns、最大TSPICCM2 D[04] の Clock-to-Out 10.0 10.0 10.0 10.0 10.0 ns、最大TSPICCFC FCS_B の Clock-to-Out 8.0 8.0 8.0 8.0 8.0 ns、最大TSPICCFC2 FCS2_B の clock-to-out 10.0 10.0 10.0 10.0 10.0 ns、最大DNA ポートのスイッチFDNACK DNA ポート周波数 200 200 200 175 175 MHz、最大





表 81: コンフィギュレーションのスイッチ特性 (続き)


単位0.90V 0.85V 0.72V

-3 -2 -1 -2 -1

STARTUPE3 ポートTUSRCCLKO STARTUPE3 USRCCLKO 入力ポートから CCLKピンまでの出力遅延 0.25/6.00 0.25/6.50 0.25/7.50 0.25/9.00 0.25/9.00 ns、最小/最大

TDO DO[3:0] ポートから D03 ～ D00 ピンまでの出力遅延 0.25/6.70 0.25/7.70 0.25/8.40 0.25/10.00 0.25/10.00 ns、最小/最大

TDTS DTS[3:0] ポートから D03 ～ D00 ピンまでのトライステート遅延 0.25/6.70 0.25/7.70 0.25/8.40 0.25/10.00 0.25/10.00 ns、最小/最大

TFCSBO FCSBO ポートから FCS_B ピンまでの出力遅延 0.25/6.90 0.25/7.50 0.25/8.40 0.25/9.80 0.25/9.80 ns、最小/最大TFCSBTS FCSBTS ポートから FCS_B ピンまでのトライステート遅延 0.25/6.90 0.25/7.50 0.25/8.40 0.25/9.80 0.25/9.80 ns、最小/最大

TUSRDONEO USRDONEO ポートから DONE ピンまでの出力遅延 0.25/8.60 0.25/9.40 0.25/10.50 0.25/12.10 0.25/12.10 ns、最小/最大

TUSRDONETS USRDONETS ポートから DONE ピンまでのトライステート遅延 0.25/8.60 0.25/9.40 0.25/10.50 0.25/12.10 0.25/12.10 ns、最小/最大

TDI D03 ～ D00 ピンから DI[3:0] ポートまでの入力遅延 0.5/2.6 0.5/3.1 0.5/3.5 0.5/4.0 0.5/4.0 ns、最小/最大

FCFGMCLK STARTUPE3 CFGMCLK 出力周波数 50 50 50 50 50 MHz、標準FCFGMCLKTOL STARTUPE3 CFGMCLK 出力周波数偏差 ±15 ±15 ±15 ±15 ±15 %、最大TDCI_MATCH DCI (デジタル制御インピーダンス) の一致信号がアサートされるまでスタートアップサイクルで待機する時間

4 4 4 4 4 ms、最大

注記:1. 分周値が 1 と設定されていて、CCLK が EMCCLK ピンからクロック供給されている場合、外部 EMCCLK はこのデューティサイクル要件を満たす

必要があります。

改訂履歴日付バージョン内容

2019 年 7 月 12 日 1.15 表 10 に注記 7 を追加。表 25 の MIPI PHY トランスミッター/レシーバーの性能向上のため、Vivado DesignSuite v2019.1.1 以降を使用して設計された XC デバイスの機能を追加しました。

2019 年 4 月 9 日 1.14 表 20、表 21、および表 22 で、XQKU5P と XQKU15P デバイスの -1M 温度グレードを Vivado Design Suite2018.3.1 v1.23 でのリリースに追加。このバージョンで FFRB676、SFRB784、FFRA1156、および FFRE1517 高耐久性パッケージも追加。LVDS コンポーネントモードに関する注記事項を FPGA ロジックのパフォーマンス特性に追加。PCI Express デザイン用統合インターフェイスブロック、注記 1、注記 2、および 3 から PCI Express Gen4 のサポートを削除。

2018 年 8 月 1 日 1.13 表 20、表 21、および表 22 で、XCKU9P デバイスの -3E スピード/温度グレードを Vivado Design Suite 2018.2.1v1.21 での Production リリースに更新。表 24 の LVDS RX DDR 最大値について注記 4 を追加。表 76 に記載の値、322.223 を 322.266 に更新。

2018 年 6 月 18 日 1.12 表 64 でスピードグレード -1 (VCCINT = 0.85) FGTYMAX を修正、表 69 に記載の値を修正、注記 6 を追加。2018 年 4 月 9 日 1.11 表 20、表 21、および表 22 で、XCKU3P、XCKU5P、XCKU11P、XCKU13P、および XCKU15P デバイスの -3Eスピード/温度グレードを Vivado Design Suite 2018.1 v1.19 での Production リリースに変更。

表 43 および表 47 を追加。表 46 に注記 2 および 3 を追加。表 76 を変更。





日付バージョン内容2018 年 2 月 7 日 1.10 表 20、表 21、および表 22 で、XCKU11P の -2LE と -1LI スピード/温度グレードを Vivado Design Suite

2017.4.1 での Production リリースに更新。特定のモード仕様を追加、注記 1 および注記 2 を削除。表 28、表 40、表 41、表 42、表 44、および表 45 記載の -3E および -1LI/-2LE (VCCINT = 0.72V) スピードファイルの一部を更新。特定のモード仕様を追加。

2018 年 12 月 22 日 1.9 表 21 および表 22 で、XCKU15P -1L、-2L、-1LV、および -2LV スピード/温度グレードを Vivado Design Suite2017.4 での Production リリースに変更。

2017 年 11 月 28 日 1.8 表 20、表 21、および表 22 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2017.4 でのProduction リリースに更新。XCKU3P: -2LE、-1LIXCKU5P: -2LE、-1LI表 35 で FREFCLK の説明を変更表 64 で FGTYQRANGE2 -1 スピードグレードの最小値を変更。表 81 に TSPICCM2 および TSPICCFC2 を追加。

2017 年 11 月 17 日 1.7 表 1 で「システムモニター」セクションの最小電圧を修正。表 20、表 21、および表 22 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2017.3.1 でのProduction リリースに更新。XCKU9P: -2LE、-1LIXCKU13P: -2LE、-1LI表 40、表 41、表 42、および表 44 で、このリリースにあわせてスピードファイルを更新。表 64 で FGTYMAX の注記を更新。

2017 年 10 月 5 日 1.6 電圧は表 4 で説明されているため、表 1 から HD I/O バンクの I/O 入力電圧の VIN に関する注記を削除。表 1でパッケージごとの TSOL を更新。表 4 に注記 2 を追加。表 20、表 21、および表 22で、XCKU11P: -2E、-2I、-1E、-1I (すべて VCCINT = 0.85V) を Vivado Design Suiteでの Production リリースに更新。表 40、表 41、表 42、表 44、および表 45で、スピードファイルデータもこのリリースに合わせて更新

2017 年 8 月 29 日 1.5 表 20、表 21、および表 22 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2017.2.1 でのProduction リリースに更新XCKU15P: SSTL15: -2E、-2I、-1E、-1I (すべて VCCINT = 0.85V)表 29で、DIFF_SSTL135_S、DIFF_SSTL15_DCI_S、DIFF_SSTL15_S、DIFF_SSTL18_I_DCI_S、およびDIFF_SSTL18_I_S の TOUTBUF_DELAY_O_PAD -2 (VCCINT = 0.85V) の値を更新。表 28、表 29、表 30、表 40、表 41、表 42、表 44、および表 45 で、一部の -3E および -1LI/-2LE (VCCINT = 0.72V)スピードファイルを更新。

2017 年 6 月 26 日 1.4 表 20、表 21、および表 22 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2017.2 でのProduction リリースに更新。XCKU13P: SSTL15: -2E、-2I、-1E、-1I (すべて VCCINT = 0.85V)表 2 の注記 11 を更新。表 28、表 29、表 30、表 40、表 41、表 42、表 44、および表 45 で、-3E および -1LI/-2LE(VCCINT = 0.72V) スピードファイルを更新。表 34 で、FMAX のシンボル名と値を更新。表 36 に注記 1 を追加。表 77 に注記 3 を追加。

2017 年 5 月 8 日 1.3 表 21 および表 22 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2017.1 での Productionリリースに更新。XCKU9P: –2E、-2I、-1E、-1I表 9 から MIPI_DPHY_DCI_LP 規格を削除 (HD I/O バンクは DCI をサポートしない)。表 71 で、32.75Gb/s 正弦波ジッターの最小値を変更。

2017 年 4 月 11 日 1.2 概要の説明を更新。表 1 で、データを更新および追加、注記 6 を更新、注記 7、注記 8、および注記 9 を追加。表 2で、データを更新および追加、注記 11 を更新、注記 12 および注記 13 を追加。表 3 を更新し、注記 6 を追加。表 4 ～表 6 に仕様を追加。表 18 で、VICM の最大値および注記 1 を更新。表 19 で、VODIFF の最大値を更新。表 20、表 21、および表 22 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2017.1 でのProduction リリースに更新。XCKU3P: –2E、-2I、-1E、-1IXCKU5P: –2E、-2I、-1E、-1I表 21 に注記 1 を追加。表 23 を更新。表 24 を更新し、注記 2 を追加。表 25 を追加。表 27 を更新し、注記 3を追加。表 28、表 29、表 30、表 33、表 34、表 35、表 40、表 41、表 42、表 44、表 45、および表 46 のスピード仕様を更新。表 31 の VL および VH 値を更新。表 35 で、TMINPER_CLK および注記 1 を追加、FREFCLK を更新。表 38 に MMCM_FDPRCLK_MAX を追加、表 39 に PLL_FDPRCLK_MAX を追加。表 48 を更新。GTH トランシーバーの仕様および GTY トランシーバーの仕様セクションを更新。Interlaken 用統合インターフェイスブロックおよび 100G Ethernet MAC および PCS 用統合インターフェイスブロックセクションを更新。システムモニターの仕様セクションを「オンチップセンサーの精度」を含めて更新、表 78 に注記 3 を追加 SYSMON I2C/PMBus インターフェイスからタイミング図を削除。コンフィギュレーションのスイッチ特性セクションを更新。表 2 および表 3 で表「eFUSE プログラム条件」を削除、仕様を追加。表 81 を更新。「自動車用のアプリケーションの免責条項」を更新。





日付バージョン内容2016 年 5 月 9 日 1.1 表 1 の HP I/O バンクの VIN を更新。表 3 の注記 5 を更新。表 7 に値を追加。表 9、表 10、表 12 に

MIPI_DPHY_DCI を追加。表 18 および表 19 を更新し、注記を追加。Vivado Design Suite 2016.1 のスピード仕様に合わせて表 20 を更新。表 23 「ビデオコーデックユニットの性能」を削除。表 24 を更新。表 27 を更新。表 28 および表 29 を更新。表 31 および表 32 の MIPI D-PHY 値を更新。表 31 および表 32 を更新。表 33に「ブロック RAM および FIFO の clock-to-out 遅延」セクションを追加。表 40 ～表 45 を更新。表 44 のシンボル名を更新。表 50 の標準値を更新。表 52 の -2 (0.72V) および -1 (0.72V) 値を更新。表 55 および表 67 を追加。表 61 に注記 2 を追加。表 69を更新。表 64、表 73、および表 76 を更新し、注記を追加。表 78 の INLを更新。表 79 および表 80 に注記を追加。表 81 の複数のセクションを更新。2015 年 11 月 24 日 1.0 ザイリンクス初版





お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、(1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する) ものとします。また、(2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項オートモーティブ製品 (製品番号に「XA」が含まれる) は、ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機能 (「セーフティ設計」) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション (「セーフティアプリケーション」) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクはすべて顧客が負い、製品責任の制限を規定する適用法令および規則にのみ従うものとします。この資料に関するフィードバックおよびリンクなどの問題につきましては、[email protected] まで、または各ページの右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。



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