Intel Arria 10 器件概述 - file.ithinktech.cnfile.ithinktech.cn/Intel Arria...

Intel® Arria® 10器件概述A10-OVERVIEW2017.05.08

订阅

反馈

https://www.altera.com/servlets/subscriptions/alert?id=A10-OVERVIEWmailto:[email protected]?subject=Intel%20Arria%2010%E5%99%A8%E4%BB%B6%E6%A6%82%E8%BF%B0%20(A10-OVERVIEW%202017.05.08)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

内容

Arria® 10器件概述.................................................................................................................3Arria 10器件的主要优势.................................................................................................. 4Arria 10特性汇总.......................................................................................................... 4Arria 10器件系列和封装.................................................................................................. 7

Arria 10 GX........................................................................................................7Arria 10 GT...................................................................................................... 10Arria 10 SX...................................................................................................... 13

Arria 10器件的 I/O纵向移植.......................................................................................... 16自适应逻辑模块............................................................................................................ 16精度可调 DSP模块........................................................................................................17嵌入式存储器模块......................................................................................................... 19

嵌入式存储器类型................................................................................................ 20Arria 10器件中的嵌入式存储器性能......................................................................... 20单端口模式的嵌入式存储器配置................................................................................21

时钟网络和 PLL时钟源................................................................................................... 21时钟网络........................................................................................................... 21小数综合和 I/O PLL............................................................................................. 21

FPGA通用 I/O.............................................................................................................22外部存储器接口............................................................................................................ 23

Arria 10器件支持的存储器标准...............................................................................23PCIe Gen1，Gen2，和 Gen3 Hard IP ............................................................................. 24增强型 PCS Hard IP用于 Interlaken和 10 Gbps以太网........................................................ 25

Interlaken支持..................................................................................................2510 Gbps Ethernet支持........................................................................................25

低功耗串行收发器......................................................................................................... 25收发器通道........................................................................................................ 26PMA特性.......................................................................................................... 27PCS特性...........................................................................................................28

具有硬核处理器系统的 SoC..............................................................................................3020-nm HPS的主要优势........................................................................................ 31HPS的特性........................................................................................................33FPGA配置和 HPS引导..........................................................................................34硬件和软件开发...................................................................................................34

动态和部分重配置......................................................................................................... 35动态重配置........................................................................................................ 35部分重配置........................................................................................................ 35

增强配置和通过协议配置(Configuration via Protocol)........................................................... 36SEU错误检测和校正......................................................................................................36功耗管理.................................................................................................................... 37增量式编译..................................................................................................................37文档修订历史...............................................................................................................37

内容

Intel® Arria® 10器件概述2

Arria® 10器件概述

The Intel® Arria® 10器件系列包括高性能，低功耗的 20 nm中端 FPGA和 SoC。

Arria 10器件系列实现了：

• 比上一代中高端 FPGA更高的性能。

• 通过一套综合节能技术来降低功耗。

Arria 10器件专为各领域中高性能、功耗敏感的中端应用而设计。

表 1. Arria 10器件的样本市场和理想应用

市场应用

无线 • 在远程射频头中的通道和开关卡

• 移动回传

有线 • 40G/100G muxponders and transponders (复用转发器和转发器 )• 100G线卡• 桥接

• 聚合

广播 • 演播切换

• 服务器和传输

• 视频会议

• 专业音频和视频

计算和存储 • 闪存

• 云计算服务器

• 服务器加速

医疗 • 诊断扫描仪

• 影像诊断

军事 • 导弹制导与控制

• 雷达

• 电子战

• 安全通信

相关链接

Arria 10器件手册：已知问题列出了 Arria 10器件手册章节的计划更新。


Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartusand Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or othercountries. Intel warrants performance of its FPGA and semiconductor products to current specifications inaccordance with Intel's standard warranty, but reserves the right to make changes to any products and servicesat any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intelcustomers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2008Registered

http://www.altera.com/support/kdb/solutions/rd07302013_646.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

Arria 10器件的主要优势

表 2. Arria 10器件系列的主要优势

优势支持的特性

增强的核心架构 • 采用 TSMC的 20 nm工艺技术• 性能比上一代中端 FPGA高出 60%• 性能比上一代最快的 FPGA还要高出 15％

高带宽集成的收发器 • 高达 25.8 Gbps的短距离速率(short-reach rate)• 高达 17.5 Gbps的背板性能• 集成的 10GBASE-KR和 40GBASE-KR4前向纠错（FEC）

改进的逻辑集成和硬核 IP模块 • 8输入自适应逻辑模块（ALM）• 高达 65.6 megabits (Mb)的嵌入式存储器• 精度可调数字信号处理(DSP)模块• 分数综合锁相环(PLLs)• Hard PCI Express Gen3 IP模块• 高达每秒 2,666兆比特（Mbps）的硬核存储控制器和 PHY

集成 ARM* Cortex*-A9* MPCore*处理器的第二代硬核处理器系统（HPS）

• 在一个 Arria 10片上系统(SoC)上紧密集成了一个双核 ARM Cortex-A9 MPCore处理器，一个硬核 IP和一个 FPGA

• 支持超过 128 Gbps峰值带宽，能保持处理器与 FPGA架构之间一致性的集成数据

高级节能 • 全面的高级节能特性

• 功耗优化的MultiTrack布线和核心架构• 相比上一代中端 FPGA，功耗降低高达 40%• 相比上一代高端 FPGA，功耗降低高达 60%

Arria 10特性汇总

表 3. Arria 10器件的特性汇总

特性说明

工艺 • TSMC的 20-nm SoC工艺技术• 支持比 0.9 V标准 VCC核心电压更低的 0.83 V VCC电压上的操作

封装 • 1.0 mm球间距 FINELINE BGA封装• 0.8 mm球间距 Ultra FINELINE BGA封装• 具有相同封装空间布局的多个器件，以实现不同密度的 FPGA之间的无缝移植• 具有兼容封装空间布局，支持移植到下一代高端 Stratix® 10器件• RoHS，含铅 1和无铅(Pb-free)选项

高性能 FPGA架构 • 带四个寄存器的增强 8输入 ALM• 改进的多轨布线体系结构，以减少拥堵，缩短编译时间

• 层次化核心时钟体系结构

• 精细粒度的部分重配置

内部存储器模块 • M20K—带硬核纠错码（ECC）的 20-kb存储器模块• 存储器逻辑阵列模块（MLAB）—640-bit存储器

继续...

1 关于可用性请与 Intel取得联系。



特性说明

嵌入式硬核 IP模块精度可调 DSP • 对 18 x 19到 54 x 54的信号处理精度等级的原生(native)支持• 对 27 x 27乘法器模式的原生(native)支持• 64-bit累加器和级联，用于脉动有限脉冲响应（FIR）• 内部系数存储器组

• 预加器/减法器，用于提高效率• 额外的流水线寄存器，以提高性能并降低功耗

• 支持浮点运算：

— 执行乘法，加法，减法，乘加，乘减和复合乘法运算。

— 支持具有累加功能的乘法，级联求和，级联减法。

— 动态累加器复位控制。

— 支持直接矢量点和复合乘法链乘法浮点 DSP模块。

存储控制器 DDR4，DDR3和 DDR3L

PCI Express* 具有完整的协议栈，端点和根端口的 PCI Express (PCIe*) Gen3 (x1, x2, x4,or x8)，Gen2 (x1, x2, x4, or x8)和 Gen1 (x1, x2, x4, or x8) hard IP

收发器 I/O • 10GBASE-KR/40GBASE-KR4向前纠错（FEC）• PCS硬核 IP，支持：— 10-Gbps Ethernet (10GbE)— PCIe PIPE接口— Interlaken— Gbps Ethernet （GbE）— 具有确定性延时支持的通用公共无线接口（CPRI）— 支持快速锁定时间的千兆比特容量无源光网络（GPON）

• 13.5G JESD204b• 8B/10B，64B/66B，64B/67B编码器和解码器• 对专有协议的定制模式支持

核心时钟网络 • 高达 800 MHz的架构时钟，这取决于不同的应用：— 基于 2,666 Mbps DDR4接口的 667 MHz外部存储器接口时钟— 基于 1,600 Mbps LVDS接口的 800 MHz LVDS接口时钟

• 全局，区域和外围时钟网络

• 通过关断（gate）未使用的时钟网络可以降低动态功耗

锁相环（PLL） • 高分辨率小数综合 PLL：— 精度时钟综合，时钟延迟补偿和零延迟缓存（ZDB）— 支持整数模式和小数模式

— 带第三级三角积分调制（third-order delta-sigma modulation）的小数模式支持• 整数 PLL：— 靠近通用 I/O— 支持外部存储器和 LVDS接口

FPGA通用 I/O（GPIO）

• 1.6 Gbps LVDS—每对都能配置成接收器或者发送器• 片上匹配（OCT）• 1.2 V到 3.0 V单端 LVTTL/LVCMOS接口

外部存储器接口 • 硬核存储控制器— DDR4，DDR3和 DDR3L支持— DDR4—速度高达 1,333 MHz/2,666 Mbps— DDR3—速度高达 1,067 MHz/2,133 Mbps

• 软核存储控制器—提供对 RLDRAM 3的支持 2，QDR IV2和 QDR II+

继续...

2 Arria 10器件通过使用带软核存储控制器的硬核 PHY来支持此外部存储器接口。



特性说明

低功耗串行收发器 • 连续的操作范围：

— Arria 10 GX—1 Gbps到 17.4 Gbps— Arria 10 GT—1 Gbps到 25.8 Gbps

• 背板(backplane)支持：— Arria 10 GX—高达 16.0 Gbps— Arria 10 GT—高达 17.4 Gbps

• 通过过采样扩展范围降到 125 Mbps• 具有用户可配置的小数综合功能的 ATX发送 PLL• 对 XFP，SFP+，QSFP和 CFP光模块的电子色散补偿（EDC）支持• 自适应线性和判决反馈均衡

• 发送器预加重和去加重

• 单个收发器通道的动态部分重配置

• 片上仪器（EyeQ非侵入式数据眼监测）

HPS(仅 Arria 10 SX器件)

处理器和系统 • 双核 ARM Cortex-A9 MPCore处理器—1.2 GHz CPU，可超频到 1.5 GHz• 256 KB片上 RAM和 64 KB片上 ROM• 系统外设—通用定时器，看门狗定时器，直接存储器存取（DMA）控制器，

FPGA配置管理器，时钟和复位管理器• 安全特性—防篡改，安全启动，高级加密标准（AES）和认证（SHA）• ARM CoreSight* JTAG调试访问端口，跟踪端口和片上跟踪存储

外部接口 • 硬核存储器接口—硬核存储控制器 (2,666 Mbps DDR4和 2,166 MbpsDDR3)，四串行外设接口 (QSPI)闪存控制器，NAND闪存控制器，直接存储器访问(DMA)控制器，安全数字/多媒体卡 (SD/MMC)控制器

• 通讯接口—10/100/1000以太网媒体访问控制（MAC），USB On-The-GO（OTG）控制器，I2C控制器，UART 16550，串行外设接口（SPI）和高达62个 HPS GPIO接口（48个直接共享 I/O）

与内核互联 • 支持同时读写的高性能 ARM AMBA* AXI总线桥接• HPS–FPGA桥接—包括 FPGA-to-HPS，HPS-to-FPGA和轻量级 HPS-to-

FPGA桥接，使 FPGA架构能够发出传输到 HPS中的从器件，反之亦然• 配置桥接，使 HPS配置管理器能够通过专用 32-bit配置端口配置核心逻辑• FPGA-to-HPS SDRAM控制器桥接—对 HPS SDRAM控制器的多端口前端（MPFE）提供配置接口

配置 • 防篡改保护—全面的保护设计，保护您宝贵的 IP投资• 带认证的增强 256-bit高级加密标准（AES）设计安全• 使用 PCIe Gen1，Gen2或 Gen3的通过协议配置(CvP)• 收发器和 PLL的动态重配置• 核心结构的精细粒度部分重配置

• 主动串行 X4接口

功耗管理 • SmartVID• 低静态功耗器件选项

• 可编程功耗技术

• Quartus® Prime集成的 PowerPlay功耗分析

软件和工具 • Quartus Prime设计套件• 收发器工具包

• Qsys系统集成工具• DSP Builder for Intel FPGAs• OpenCL™支持• Intel SoC FPGA Embedded Design Suite (EDS)

相关链接

Arria 10收发器 PHY概述



https://www.altera.com.cn/documentation/nik1398707230472.html#nik1398706768037

提供了关于 Arria 10收发器的详细信息。

Arria 10器件系列和封装

表 4. Arria 10器件系列

器件系列说明

Arria 10 GX 具有 17.4 Gbps收发器特性的 FPGA，用于具有 16.0 Gbps背板驱动能力的短距离应用。

Arria 10 GT FPGA的特性：• 17.4 Gbps收发器，用于具有 17.4 Gbps背板驱动能力的短距离应用。• 25.8 Gbps收发器，支持使用 CFP2和 CFP4模块的 CAUI-4和 CEI-25G应用。

Arria 10 SX 集成基于 ARM的 HPS和 FPGA的 SoC，使 17.4 Gbps收发器用于具有 16.0 Gbps背板驱动能力的短距离应用。

Arria 10 GX

本小节提供了 Arria 10 GX器件的可用选项，最大资源统计和封装规划。

本节中的信息在发布时是正确的。有关最新信息和详细信息，请参考 Intel FPGA ProductSelector。

相关链接

Intel FPGA Product Selector提供了 Intel产品的最新信息。

可用选项

图 1. Arria 10 GX器件订购码样例和可用选项

器件系列

Transceiver Count

收发器速度等级

封装类型

封装代码

操作温度

FPGA架构速度等级

可选后缀表明特定器件选项或运输方法

X : GX variant 17.4 Gbps transceivers

10A : Arria 10

016 : 160K logic elements022 : 220K logic elements027 : 270K logic elements032 : 320K logic elements048 : 480K logic elements057 : 570K logic elements066 : 660K logic elements090 : 900K logic elements115 : 1,150K logic elements

N : 48R : 66S : 72U : 96

C : 6E : 12H : 24K : 36

1 (最快)

4

23

F : FineLine BGA (FBGA), 1.0 mm pitchU : Ultra FineLine BGA (UBGA), 0.8 mm pitch

FBGA Package Type27 : 672 pins, 27 mm x 27 mm29 : 780 pins, 29 mm x 29 mm34 : 1,152 pins, 35 mm x 35 mm35 : 1,152 pins, 35 mm x 35 mm40 : 1,517 pins, 40 mm x 40 mm45 : 1,932 pins, 45 mm x 45 mmUBGA Package Type19 : 484 pins, 19 mm x 19 mm

I : Industrial (TJ = -40° C to 100° C)E : Extended (TJ = 0° C to 100° C)M : Military (TJ = -55° C to 125° C)

1 (最快)23

功耗选项S : StandardL

: Low

RoHSG : RoHS6N : RoHS5P : Leaded

ES : Engineering sample

10A X F066 K 2 S35 I 2 ESG

逻辑密度

器件种类

}关于可用性请与Intel取得联系

V

: SmartVID (Speed Grade -2 and -3 only)

相关链接

Arria 10 GX/SX器件的收发器性能



http://www.altera.com/products/selector/psg-selector.htmlhttps://www.altera.com.cn/documentation/mcn1413182292568.html#mcn1413213965502

提供了关于收发器速度等级的详细信息。

最大资源

表 5. Arria 10 GX器件(GX 160, GX 220, GX 270, GX 320和 GX 480)的最大资源统计

资源器件系列

GX 160 GX 220 GX 270 GX 320 GX 480

逻辑单元 (LE) (K) 160 220 270 320 480

ALM 61,510 80,330 101,620 119,900 183,590

寄存器 246,040 321,320 406,480 479,600 734,360

存储器 (Kb) M20K 8,800 11,740 15,000 17,820 28,620

MLAB 1,050 1,690 2,452 2,727 4,164

精度可调 DSP模块 156 192 830 985 1,368

18 x 19乘法器 312 384 1,660 1,970 2,736

PLL 小数综合 6 6 8 8 12

I/O 6 6 8 8 12

17.4 Gbps收发器 12 12 24 24 36

GPIO 3 288 288 384 384 492

LVDS对 4 120 120 168 168 222

PCIe Hard IP模块 1 1 2 2 2

硬核存储控制器 6 6 8 8 12

3 GPIO的数量不包括收发器 I/Os。在 Quartus Prime软件中，用户 I/O的数量包括收发器 I/O。

4 每个 LVDS I/O对都能够用作差分输入或输出。



表 6. Arria 10 GX器件(GX 570, GX 660, GX 900和 GX 1150)的最大资源统计

资源器件系列

GX 570 GX 660 GX 900 GX 1150

逻辑单元 (LE) (K) 570 660 900 1,150

ALM 217,080 251,680 339,620 427,200

寄存器 868,320 1,006,720 1,358,480 1,708,800

存储器(Kb) M20K 36,000 42,620 48,460 54,260

MLAB 5,096 5,788 9,386 12,984

精度可调 DSP模块 1,523 1,687 1,518 1,518

18 x 19乘法器 3,046 3,374 3,036 3,036

PLL 小数综合 16 16 32 32

I/O 16 16 16 16

17.4 Gbps收发器 48 48 96 96

GPIO 3 696 696 768 768

LVDS对 4 324 324 384 384

PCIe Hard IP模块 2 2 4 4

硬核存储控制器 16 16 16 16

封装规划

表 7. Arria 10 GX器件(U19, F27和 F29)的封装规划关于每种器件封装中的 3 V I/O，LVDS I/O和 LVDS通道数量，请参考 Arria 10器件章节中的 I/O和高速 I/O通道。

产品系列 U19(19 mm × 19 mm,

484-pin UBGA)

F27(27 mm × 27 mm,

672-pin FBGA)

F29(29 mm × 29 mm,

780-pin FBGA)

3 V I/O LVDSI/O

XCVR 3 V I/O LVDSI/O


XCVR

GX 160 48 192 6 48 192 12 48 240 12

GX 220 48 192 6 48 192 12 48 240 12

GX 270 — — — 48 192 12 48 312 12

GX 320 — — — 48 192 12 48 312 12

GX 480 — — — — — — 48 312 12



表 8. Arria 10 GX器件(F34, F35, NF40和 KF40)的封装规划关于每种器件封装中的 3 V I/O，LVDS I/O和 LVDS通道数量，请参考 Arria 10器件章节中的 I/O和高速 I/O通道。

产品系列 F34(35 mm × 35 mm,1152-pin FBGA)

F35(35 mm × 35 mm,1152-pin FBGA)

KF40(40 mm × 40 mm,1517-pin FBGA)

NF40(40 mm × 40 mm,1517-pin FBGA)

3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR

GX 270 48 336 24 48 336 24 — — — — — —

GX 320 48 336 24 48 336 24 — — — — — —

GX 480 48 444 24 48 348 36 — — — — — —

GX 570 48 444 24 48 348 36 96 600 36 48 540 48

GX 660 48 444 24 48 348 36 96 600 36 48 540 48

GX 900 — 504 24 — — — — — — — 600 48

GX 1150 — 504 24 — — — — — — — 600 48

表 9. Arria 10 GX器件(RF40, NF45, SF45和 UF45)的封装规划关于每种器件封装中的 3 V I/O，LVDS I/O和 LVDS通道数量，请参考 Arria 10器件章节中的 I/O和高速 I/O通道。

产品系列

RF40(40 mm × 40 mm,1517-pin FBGA)

NF45(45 mm × 45 mm)

1932-pin FBGA)

SF45(45 mm × 45 mm)

1932-pin FBGA)

UF45(45 mm × 45 mm)

1932-pin FBGA)

3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR

GX 900 — 342 66 — 768 48 — 624 72 — 480 96

GX 1150 — 342 66 — 768 48 — 624 72 — 480 96

相关链接

Arria 10器件手册， Arria 10器件中的 I/O和高速差分 I/O接口章节提供每种 Altera器件封装的 3 V和 LVDS I/Os和 LVDS通道的数量。

Arria 10 GT

本小节提供了 Arria 10 GT器件的可用选项，最大资源统计和封装规划。

本节中的信息在发布时是正确的。有关最新信息和详细信息，请参考 Intel FPGA ProductSelector

相关链接




https://www.altera.com.cn/documentation/sam1403482614086.html#sam1403482030321http://www.altera.com/products/selector/psg-selector.html

可用选项

图 2. Arria 10 GT器件订购码样例和可用选项

器件系列

收发器数量


封装类型

封装代码

操作温度



T : GT variant 28.3 Gbps transceivers

10A : Arria 10

090 : 900K logic elements115 : 1,150K logic elements

S : 72

2 (最快) 34

F : FineLine BGA (FBGA), 1.0 mm pitch

40 : 1,517 pins, 40 mm x 40 mm45 : 1,932 pins, 45 mm x 45 mm

I : E : M :

1 (最快)23

功耗选项S : StandardL : Low



10A T F115 S 2 S40 I 2 ESG

逻辑密度

器件种类


Industrial (TJ = -40° C to 100° C)Extended (TJ = 0° C to 100° C)Military (TJ = -55° C to 125° C)

V

:

SmartVID (Speed Grade -2 and -3 only)



最大资源

表 10. Arria 10 GT器件的最大资源统计

资源器件系列

GT 900 GT 1150

逻辑单元（LE）（K） 900 1,150

ALM 339,620 427,200

寄存器 1,358,480 1,708,800

存储器(Kb) M20K 48,460 54,260

MLAB 9,386 12,984

精度可调 DSP模块 1,518 1,518

18 x 19乘法器 3,036 3,036

PLL 小数综合 32 32

I/O 16 16

收发器 17.4 Gbps 72 5 72 5

25.8 Gbps 6 6

GPIO6 624 624

LVDS对 7 312 312

PCIe Hard IP模块 4 4

硬核存储控制器 16 16

相关链接

Arria 10 GT通道使用在 Arria 10 GT器件中配置 GT/GX通道。

封装规划

表 11. Arria 10 GT器件的封装规划请参考 Arria 10器件章节中的 I/O和高速 I/O来了解每种器件封装中的 3 V I/O，LVDS I/O和 LVDS通道的数量。

器件系列

SF45(45 mm × 45 mm, 1932-pin FBGA)

3 V I/O LVDS I/O XCVR

GT 900 — 624 72

GT 1150 — 624 72

5 如果使用所有 6个 GT通道，那么 GX通道的 12个是不可使用的。


7 每个 LVDS I/O对都能用作差分输入或输出。




相关链接


Arria 10 SX

本小节提供了 Arria 10 SX器件的可用选项，最大资源统计和封装规划。

本节中的信息在发布时是正确的。有关最新信息和详细信息，请参考 Intel FPGA ProductSelector。

相关链接


可用选项

图 3. Arria 10 SX器件订购码样例和可用选项

器件系列

收发器数量


封装类型

封装代码

操作温度



S : SX variant (SoC with 17.4 Gbps transceivers)

10A : Arria 10

016 : 160K logic elements022 : 220K logic elements027 : 270K logic elements032 : 320K logic elements048 : 480K logic elements057 : 570K logic elements066 : 660K logic elements

K : 36N : 48

C : 6E : 12H : 24

1 (最快) 234

F : FineLine BGA (FBGA), 1.0 mm pitchU : Ultra FineLine BGA (UBGA), 0.8 mm pitch

FBGA Package Type27 : 672 pins, 27 mm x 27 mm29 : 780 pins, 29 mm x 29 mm34 : 1,152 pins, 35 mm x 35 mm35 : 1,152 pins, 35 mm x 35 mm40 : 1,517 pins, 40 mm x 40 mm

UBGA Package Type19 : 484 pins, 19 mm x 19 mm

I : E : M :

1 (最快)23

功耗选项S : StandardL : Low



10A S F066 K 2 S35 I 2 ESG

逻辑密度

器件种类


Industrial (TJ = -40° C to 100° C)Extended (TJ = 0° C to 100° C)Military (TJ = -55° C to 125° C)

V

:

SmartVID (Speed Grade -2 and -3 only)

相关链接

Arria 10 GX/SX器件的收发器性能提供了关于收发器速度等级的详细信息。



https://www.altera.com.cn/documentation/sam1403482614086.html#sam1403482030321http://www.altera.com/products/selector/psg-selector.htmlhttps://www.altera.com.cn/documentation/mcn1413182292568.html#mcn1413213965502

最大资源

表 12. Arria 10 SX器件的最大资源统计

资源器件系列

SX 160 SX 220 SX 270 SX 320 SX 480 SX 570 SX 660

逻辑单元 (LE) (K) 160 220 270 320 480 570 660

ALM 61,510 80,330 101,620 119,900 183,590 217,080 251,680

寄存器 246,040 321,320 406,480 479,600 734,360 868,320 1,006,720

存储器(Kb) M20K 8,800 11,740 15,000 17,820 28,620 36,000 42,620

MLAB 1,050 1,690 2,452 2,727 4,164 5,096 5,788

精度可调 DSP模块 156 192 830 985 1,368 1,523 1,687

18 x 19乘法器 312 384 1,660 1,970 2,736 3,046 3,374

PLL 小数综合 6 6 8 8 12 16 16

I/O 6 6 8 8 12 16 16

17.4 Gbps收发器 12 12 24 24 36 48 48

GPIO 8 288 288 384 384 492 696 696

LVDS对 9 120 120 168 168 174 324 324

PCIe Hard IP模块 1 1 2 2 2 2 2

硬核存储控制器 6 6 8 8 12 16 16

ARM Cortex-A9 MPCore处理器

Yes Yes Yes Yes Yes Yes Yes

封装规划

表 13. Arria 10 SX器件(U19, F27, F29和 F34)器件的封装规划关于每种器件封装中的 3 V I/O，LVDS I/O和 LVDS通道数量，请参考 Arria 10器件章节中的 I/O和高速 I/O通道。

产品系列 U19(19 mm × 19 mm,

484-pin UBGA)

F27(27 mm × 27 mm,

672-pin FBGA)

F29(29 mm × 29 mm,

780-pin FBGA)

F34(35 mm × 35 mm,1152-pin FBGA)

3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR

SX 160 48 144 6 48 192 12 48 240 12 — — —

SX 220 48 144 6 48 192 12 48 240 12 — — —

SX 270 — — — 48 192 12 48 312 12 48 336 24

SX 320 — — — 48 192 12 48 312 12 48 336 24

继续...


9 每个 LVDS I/O对都可用作差分输入或输出。



产品系列 U19(19 mm × 19 mm,

484-pin UBGA)

F27(27 mm × 27 mm,

672-pin FBGA)

F29(29 mm × 29 mm,

780-pin FBGA)

F34(35 mm × 35 mm,1152-pin FBGA)

3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR 3 VI/O

LVDSI/O

XCVR

SX 480 — — — — — — 48 312 12 48 444 24

SX 570 — — — — — — — — — 48 444 24

SX 660 — — — — — — — — — 48 444 24

表 14. Arria 10 SX器件(F35, KF40和NF40)的封装规划关于每种器件封装中的 3 V I/O，LVDS I/O和 LVDS通道数量，请参考 Arria 10器件章节中的 I/O和高速 I/O通道。

产品系列 F35(35 mm × 35 mm,1152-pin FBGA)

KF40(40 mm × 40 mm,1517-pin FBGA)

NF40(40 mm × 40 mm,1517-pin FBGA)

3 V I/O LVDSI/O



XCVR

SX 270 48 336 24 — — — — — —

SX 320 48 336 24 — — — — — —

SX 480 48 348 36 — — — — — —

SX 570 48 348 36 96 600 36 48 540 48

SX 660 48 348 36 96 600 36 48 540 48

相关链接




https://www.altera.com.cn/documentation/sam1403482614086.html#sam1403482030321

Arria 10器件的 I/O纵向移植

图 4. Arria 10产品系列之间的移植能力

• 箭头表示移植路径。包含在每条纵向移植路径中的器件呈阴影。相同路径中有更少资源的器件呈更浅的阴影。

• 为了在同一移植路径的产品系列中实现完整的 I/O移植，可限制 I/O和收发器的使用，以最低的 I/O和收发器数量相匹配产品系列。

• 源器件中的一个 LVDS I/O bank可能被映射到目标器件的 3 V I/O bank。要使用高于 533MHz的存储器接口时钟频率，请为外部存储器接口管脚分配在两种器件中都是 LVDS I/O的bank。

• 在同一封装类型的一些产品系列之间可能会有 0.15 mm的封装高度差。

• 一些移植路径没有显示在 Quartus Prime软件的 Pin Migration View中。

器件系列产品型号

封装

U19 F27 F29 F34 F35 KF40 NF40 RF40 NF45 SF45 UF45

Arria 10 GX

GX 160GX 220GX 270GX 320GX 480GX 570GX 660GX 900GX 1150

Arria 10 GTGT 900GT 1150

Arria 10 SX

SX 160SX 220SX 270SX 320SX 480SX 570SX 660

注意: 要验证管脚移植能力，请使用 Quartus Prime软件 Pin Planner的 Pin Migration View。

自适应逻辑模块

Arria 10器件使用 20 nm ALM作为逻辑架构的基本构建模块。

ALM体系结构与上一代 FPGA相同，支持逻辑功能的有效实现和隔代器件之间的 IP转换。

ALM（如下图所示）使用一个具有 4个专用寄存器的 8输入分段式查找表（LUT），有助于提高多寄存器设计中的时序收敛和实现一个甚至比传统的每个 LUT中 2个寄存器的体系结构更高的设计封装性能。



图 5. Arria 10器件的 ALM

FPGA Device

12345678

Adaptive LUT

FullAdder

Reg

Reg

FullAdder

Reg

Reg

Quartus Prime软件根据 ALM逻辑结构来优化您的设计，并自动将传统的设计映射到 Arria 10ALM体系结构。

精度可调 DSP模块

Arria 10精度可调 DSP块支持定点运算和浮点运算。

定点运算特性：

• 高性能、功耗优化和全寄存模式的乘法操作

• 18-bit和 27-bit字长

• 每个 DSP模块中有两个 18×19乘法器或一个 27 x 27乘法器

• 内置加法，减法和 64-bit双倍累加寄存器，用于综合乘法结果

• 当禁用预加器时级联 19-bit或 27-bit，当预加器用于形成滤波应用的抽头延迟线时级联 18-bit

• 级联 64-bit输出总线，用以在没有外部逻辑支持的情况下将输出结果从一个模块传播至下一个模块

• 对称滤波器的 19-bit和 27-bit模式中支持的硬核预加器

• 用于滤波器实现的 18-bit和 27-bit模式下的内部系数寄存器块

• 带分布式输出加法器的 18-bit和 27-bit脉动有限脉冲响应(FIR)滤波器

• 四舍五入支持



定点运算特性：

• 支持乘法，加法，乘加和乘减的全强化体系结构

• 具有累加功能的乘法和动态累加器复位控制

• 具有级联求和功能的乘法

• 具有级联减法功能的乘法

• 复合乘法

• 直接矢量点积

• 脉动 FIR滤波器

表 15. Arria 10器件的精度可调 DSP模块配置

使用示例乘法器大小 (Bit) DSP模块资源

中精度定点两个 18 x 19 1

高精度定点或单精度浮点一个 27 x 27 1

定点 FFT 一个带外部加法器的 19 x 36 1

非常高精度定点一个带外部加法器的 36 x 36 2

双精度浮点一个带外部加法器的 54 x 54 4

表 16. Arria 10器件中的定点运算的资源下表列出了每种 Arria 10器件系列的精度可调 DSP资源，以比特精度表示。

器件系列器件种类精度可调

DSP模块独立输入和输出

乘法操作数

18 x 19乘法加法器和模式

18 x 18与 36 bit输入相加的乘法加法

器18 x 19乘法器

27 x 27乘法器

Arria 10 GX GX 160 156 312 156 156 156

GX 220 192 384 192 192 192

GX 270 830 1,660 830 830 830

GX 320 984 1,968 984 984 984

GX 480 1,368 2,736 1,368 1,368 1,368

GX 570 1,523 3,046 1,523 1,523 1,523

GX 660 1,687 3,374 1,687 1,687 1,687

GX 900 1,518 3,036 1,518 1,518 1,518

GX 1150 1,518 3,036 1,518 1,518 1,518

Arria 10 GT GT 900 1,518 3,036 1,518 1,518 1,518

GT 1150 1,518 3,036 1,518 1,518 1,518

Arria 10 SX SX 160 156 312 156 156 156

SX 220 192 384 192 192 192

SX 270 830 1,660 830 830 830

SX 320 984 1,968 984 984 984

继续...




DSP模块独立输入和输出

乘法操作数

18 x 19乘法加法器和模式

18 x 18与 36 bit输入相加的乘法加法

器18 x 19乘法器

27 x 27乘法器

SX 480 1,368 2,736 1,368 1,368 1,368

SX 570 1,523 3,046 1,523 1,523 1,523

SX 660 1,687 3,374 1,687 1,687 1,687

表 17. Arria 10器件中的浮点运算的资源下表列出了每种 Arria 10器件系列的精度可调 DSP的资源，以比特精度表示。


DSP模块单精度浮点乘法

模式单精度浮点加法模式单精度浮点乘法

累加模式Peak

每秒十亿浮点运算 (GFLOP)

Arria 10 GX GX 160 156 156 156 156 140

GX 220 192 192 192 192 173

GX 270 830 830 830 830 747

GX 320 984 984 984 984 886

GX 480 1,369 1,368 1,368 1,368 1,231

GX 570 1,523 1,523 1,523 1,523 1,371

GX 660 1,687 1,687 1,687 1,687 1,518

GX 900 1,518 1,518 1,518 1,518 1,366

GX 1150 1,518 1,518 1,518 1,518 1,366

Arria 10 GT GT 900 1,518 1,518 1,518 1,518 1,366

GT 1150 1,518 1,518 1,518 1,518 1,366

Arria 10 SX SX 160 156 156 156 156 140

SX 220 192 192 192 192 173

SX 270 830 830 830 830 747

SX 320 984 984 984 984 886

SX 480 1,369 1,368 1,368 1,368 1,231

SX 570 1,523 1,523 1,523 1,523 1,371

SX 660 1,687 1,687 1,687 1,687 1,518

嵌入式存储器模块

器件中的嵌入式存储器模块具有高度灵活性，旨在提供一个最佳数量的小型和大型存储器阵列，以满足您的设计要求。



嵌入式存储器类型

Arria 10器件包含两种存储器模块类型：

• 20 Kb M20K模块—专用存储器资源模块。M20K模块是较大型存储器阵列的最佳选择，并提供大量独立端口。

• 640比特储器逻辑阵列模块(MLAB)—加强型存储块由双功能逻辑阵列模块（LAB）配置而成。MLAB是宽而浅型存储器阵列的最佳选择。优化MLAB以实现数字信号处理(DSP)应用的移位寄存器，宽而浅型 FIFO缓冲器和滤波延迟线。每个MLAB由 10个自适应逻辑模块(ALM)组成。在 Arria 10器件中，这些 ALM可配置成 10个 32 x 2 模块，从而实现每MLAB对应 1个 32 x 20简单双端口 SRAM模块。

Arria 10器件中的嵌入式存储器性能

表 18. Arria 10器件中的嵌入式存储器性能和分布

器件系列型号

M20K MLAB总 RAMBit(Kb)模块数 RAM Bit (Kb) 模块数 RAM Bit (Kb)

Arria 10 GX GX 160 440 8,800 1,680 1,050 9,850

GX 220 587 11,740 2,703 1,690 13,430

GX 270 750 15,000 3,922 2,452 17,452

GX 320 891 17,820 4,363 2,727 20,547

GX 480 1,431 28,620 6,662 4,164 32,784

GX 570 1,800 36,000 8,153 5,096 41,096

GX 660 2,131 42,620 9,260 5,788 48,408

GX 900 2,423 48,460 15,017 9,386 57,846

GX 1150 2,713 54,260 20,774 12,984 67,244

Arria 10 GT GT 900 2,423 48,460 15,017 9,386 57,846

GT 1150 2,713 54,260 20,774 12,984 67,244

Arria 10 SX SX 160 440 8,800 1,680 1,050 9,850

SX 220 587 11,740 2,703 1,690 13,430

SX 270 750 15,000 3,922 2,452 17,452

SX 320 891 17,820 4,363 2,727 20,547

SX 480 1,431 28,620 6,662 4,164 32,784

SX 570 1,800 36,000 8,153 5,096 41,096

SX 660 2,131 42,620 9,260 5,788 48,408



单端口模式的嵌入式存储器配置

表 19. Arria 10器件的单端口嵌入式存储器配置下表列出了单端口 RAM和 ROM模式所支持的最高配置。

储存器模块深度(bits) 可编程宽度

MLAB 32 x16，x18或 x20

64 10 x8，x9，x10

M20K 512 x40，x32

1K x20，x16

2K x10，x8

4K x5，x4

8K x2

16K x1

时钟网络和 PLL时钟源

时钟网络体系结构基于 Intel全局，区域或外设时钟结构。该时钟结构由专用时钟输入管脚，小数时钟综合 PLL，以及整数 I/O PLL所支持。

时钟网络

Arria 10内核时钟网络支持跨全行业级温度范围，高达 800 MHz的架构操作。对于外部存储器接口，时钟网络支持高达 2,666 Mbps，四倍传输率的硬核存储控制器。

为减少功耗，Quartus Prime软件识别时钟网络的所有未使用部分，并将其断电。

小数综合和 I/O PLL

Arria 10器件包含可用于内核中指定或通用用途的小数综合 PLL多达 32个以及多达 16个的 I/OPLL。

• 小数综合 PLL—位于与收发器块相邻的列

• I/O PLL—位于 48个 I/O的每个 bank组中

小数综合 PLL

可使用小数综合 PLL，从而：

• 减少电路板上所需振荡器的数量

• 通过综合来自单个参考时钟源的多个时钟频率，进而减少器件中所使用的时钟管脚数量

10 通过软件仿真进行支持，使用额外的MLAB模块。



小数综合 PLL支持下列功能：

• 收发器 CMU和 Advanced Transmit（ATX，高级发送）PLL的参考时钟频率综合

• 时钟网络延迟补偿

• 零延迟缓冲

• 收发器的直接发送时钟

• 可独立配置成两种模式：

— — 与通用 PLL等效的常规整数模式

— — 具有第 3阶 delta-sigma调制的加强型小数模式

• PLL级联

I/O PLL

整数模式 I/O PLL位于 48个 I/O的每个 bank组中。可使用 I/O PLL来简化外部存储器和高速LVDS接口的设计。

每 I/O bank组中，I/O PLL都与硬存储控制器和 LVDS SERDES相邻。由于这些 PLL与需要使用的 I/O紧密耦合，使得时序收敛更为容易。

可将 I/O PLL用于内核中的通用应用，如，时钟网络延迟补偿或零延迟缓冲。

Arria 10器件支持 PLL-to-PLL级联

FPGA通用 I/O

Arria 10器件提供可高度配置的 GPIO。每个 I/O bank组包含 48个通用 I/O和一个高效硬核存储控制器。

GPIO特性说明如下：

• 包含用于高电压应用的 3 V I/O和差分信号的 LVDS I/O

— 在某些器件中有高达 2个 3 V I/O bank，支持高达 3 V I/O标准

— 支持高达 1.8 V I/O标准的 LVDS I/O bank

• 支持多种单端和差分 I/O接口

• LVDS速度高达 1.6 Gbps

• 管脚的每个 LVDS对都有差分输入和输出缓冲器，从而能够配置每对的 LVDS方向。

• 可编程总线保持或弱上拉

• 可编程差分输出电压（VOD）和可编程预加重

• 所有 I/O bank组中的串行（RS ）和并行（RT ) 片上匹配（OCT）都通过 OCT校准以限制匹配阻抗变化。

• 根据实现信号完整性的公共总线上是否存在读取或写入，片上动态匹配可在串行和并行匹配间进行转换。

• 支持使用输入寄存器路径中的硬核读 FIFO，以及具有精细和粗糙体系结构的延迟锁定环路(DLL)延迟链实现简易的时序收敛。



外部存储器接口

Arria 10器件提供大量的外部存储器带宽，具有多达 7个运行在 2,666 Mbps的 32-bit DDR4存储器接口。该带宽提供了硬化高性能存储控制器的简化设计，低功耗和资源效率。

The memory interface within Arria 10 FPGA和 SoCs的存储器接口实现了最高性能和和易用性。当使用硬核或软核存储控制器时，您能够配置高达 144比特的最大宽度。如果需要，您可以旁路硬核存储控制器，而使用在用户逻辑中实现的软核控制器。

每个 I/O包括一个硬化 DDR读/写通道（PHY），能够执行关键存储器接口功能，例如：读/写调平，FIFO缓存以减低延迟和提高裕量，时序校准和片上匹配。

基于 Intel的 Nios® II技术的硬核微控制器辅助完成时序校准，时序校准专门用于控制多个存储器接口。此校准使 Arria 10器件能够对 Arria 10器件自身或外部存储器件中的工艺，电压和温度的变化进行补偿。高级的校准算法确保了在所有情况下的最大带宽和可靠的时序裕量。

除了并行存储器接口，Arria 10器件也支持串行存储器技术，如混合存储立方体（HMC）。Arria10高速串行收发器支持 HMC，此高速串行收发器连接到多达 4条 HMC链，每条链运行在高达15 Gbps的数据速率上。

相关链接

外部存储器接口规范评估器提供一个参数工具，使您功能查找并且比较 IntelFPGA中所支持的外部存储器接口的性能。

Arria 10器件支持的存储器标准

I/O旨在对现有和即将推出的外部存储器标准提供高性能支持。

表 20. 硬核存储控制器支持的存储器标准该表列出了硬核存储控制器的综合性能。关于具体信息，请参考外部存储器接口规范评估和 Arria 10器件数据表。

存储器标准速率支持 Ping Pong PHY支持最大频率(MHz)

DDR4 SDRAM 1/4速率 Yes 1,067

— 1,200

DDR3 SDRAM 1/2速率 Yes 533

— 667

1/4速率 Yes 1,067

— 1,067

DDR3L SDRAM 1/2速率 Yes 533

— 667

1/4速率 Yes 933

— 933

LPDDR3 SDRAM 1/2速率 — 533

1/4速率 — 800



http://www.altera.com/technology/memory/estimator/mem-emif-index.html

表 21. 软核存储控制器支持的存储器标准

存储器标准速率支持最大频率(MHz)

RLDRAM 3 11 1/4速率 1,200

QDR IV SRAM11 1/4速率 1,067

QDR II SRAM 全速率 333

1/2速率 333

QDR II+ SRAM 全速率 333

1/2速率 550

QDR II+ Xtreme SRAM 全速率 333

1/2速率 633

表 22. HPS硬核存储控制器支持的存储器标准硬核处理器系统(HPS)仅在 Arria 10 SoC器件中可用。

存储器标准速率支持最大频率(MHz)

DDR4 SDRAM 1/2速率 1,200

DDR3 SDRAM 1/2速率 1,067

DDR3L SDRAM 1/2速率 933

相关链接

Arria 10器件数据表根据存储器接口标准，rank或芯片选择配置和 Arria 10器件速度等级列出了存储器接口性能。

PCIe Gen1，Gen2，和 Gen3 Hard IP

Arria 10器件包含针对性能和易用性而设计的 PCIe硬核 IP：

• 包括 PCIe堆栈的所有层—事务层，数据链路层和物理层。

• 支持 PCIe Gen3，Gen2，和 Gen1端点和根端口的 x1，x2，x4，或 x8通道配置。

• 从内核逻辑中进行独立操作—可选的配置通过协议（CvP）支持 PCIe链路上电并在 100 ms内完成链路训练，与此同时，Arria 10器件完成加载 FPGA其余部分的编程文件。

• 提供额外功能性更易于支持新增特性，例如：Single Root Virtualization（SR-IOV，单根I/O虚拟化）和可选的协议扩展。

• 提供采用 ECC的改良型点对点数据路径保护。

• 支持 FPGA配置通过协议（CvP）使用 Gen3，Gen2，或 Gen1速率的 PCIe。

相关链接

PCS特性 (第 28页)

11 Arria 10器件通过使用带软核存储控制器的硬核 PHY来支持此外部存储器接口。



https://www.altera.com.cn/documentation/mcn1413182292568.html#mcn1413182153340

增强型 PCS Hard IP用于 Interlaken和 10 Gbps以太网

Interlaken支持

Arria 10增强型 PCS硬核 IP提供的集成 Interlaken PCS支持速率高达每通道 17.5 Gbps。

由于 Interlaken PCS基于针对 Intel上一代 FPGA而开发的 PCS已认证功能性，这就表明了与Interlaken ASSP经销商和第三方 IP供应商的互操作性。Interlaken PCS存在于 Arria 10器件的每一个收发器通道中。

相关链接


10 Gbps Ethernet支持

Arria 10增强 PCS硬核 IP支持与 IEEE 802.3 10 Gbps Ethernet（10GbE）兼容的10GBASE-R PCS。针对 10GbE和 10 Gbps收发器的集成硬核 IP支持节省了外部 PHY成本和电路板空间并降低了系统功耗。

当所有的 10GBASE-R PCS例化使用同一个 PLL时，可扩展硬核 IP支持多个独立 10GbE端口，从而节省了内核逻辑和时钟网络：

• 与需要一个外部 XAUI-to-10G PHY的 XAUI接口相比简化了多端口 10GbE系统。

• 采用电子色散补偿（EDC），使能与标准 10 Gbps XFP和 SFP +可插拔光模块的直接连接。

• 支持背板以太网应用并包含一个可用于 10 Gbps和 40 Gbps应用的硬核 10GBASE-KR向前纠错（FEC）电路。

10 Gbps以太网 PCS硬核 IP和 10GBASE-KR FEC存在于每一个收发器通道。

相关链接


低功耗串行收发器

Arria 10 FPGA和 SoC包括最低功耗的收发器，实现了高带宽，高吞吐量和低延迟。

Arria 10器件实现了每个收发器通道的业界最低功耗：

• 低至 242 mW的 12.5 Gbps收发器

• 低至 168 mW的 10 Gbps收发器

• 低至 117 mW的 6 Gbps收发器

Arria 10收发器根据不同的应用支持多种数据速率：

• 芯片到芯片和芯片到模块应用—从 125 Mbps到 25.8 Gbps

• 长距离和背板应用—从 125 Mbps到 17.4 Gbps，具有高级自适应均衡

• 使用低功耗模式的关键功耗敏感的应用—从 125 Mbps到 11.3 Gbps，使用低功耗模式



20 nm工艺技术和体系结构特点的结合具有以下优势：

• 在芯片面积和功耗上的显著减少

• 在保持最佳信号完整性的同时，收发器 I/O密度比上一代器件提高两倍

• 高达 72个收发器通道—您最多能够配置其中的 6个通道，运行速度高达 25.8 Gbps

• 所有通道都具有连续数据速率支持的特性，能达到最大额定速度

图 6. Arria 10收发器模块体系结构

ATXPLL

fPLL

fPLL

ATXPLL

FPGAFabric

PCS

PCS

PCS

PCS

PCS

PCS

Transceiver PMA TX/RX






Flexib

le Clo

ck D

istrib

ution

Net

work

收发器通道

所有收发器通道都具有一个专用物理介质子层（PMA）和硬化的物理编码子层（PCS）。

• PMA具有到物理通道的主连接能力。

• PCS通常在传输数据到 FPGA内核架构之前运行编码/解码，字对齐和前期处理功能。

收发器通道由 PMA和 PCS块组成。大多数收发器块有 6个通道。有一些收发器块只包含 3个通道。

通过使用可高度配置的时钟分布网络，可实现多种 bonded和 non-bonded数据速率配置。可配置多达 80个独立收发器数据速率。



以下为硅芯片的俯看图示，也相当于覆晶封装（flip chip package）的反向视图。不同的 Arria 10器件可能有不同于下图所示的芯片布局。

图 7. Arria 10 GX和 GT器件芯片概述

Core

Logic

Fabr

ic

M20K

Inte

rnal

Mem

ory B

locks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver: S

tand

ard PC

S and

Enha

nced

PCS H

ard IP

s

PCI E

xpres

s Gen

3 Hard

IPFra

ction

al PL

Ls

M20K

Inte

rnal

Mem

ory B

locks

PCI E

xpres

s Gen

3 Hard

IP

Varia

ble Pr

ecisi

on DS

P Bloc

ks

I/O PL

Ls

Hard

Mem

ory C

ontro

llers,

Gene

ral-P

urpo

se I/

O Ce

lls, L

VDS

M20K

Inte

rnal

Mem

ory B

locks

M20K

Inte

rnal

Mem

ory B

locks

Varia

ble Pr

ecisi

on DS

P Bloc

ks

Core

Logic

Fabr

ic

I/O PL

Ls

Hard

Mem

ory C

ontro

llers,

Gene

ral-P

urpo

se I/

O Ce

lls, L

VDS

M20K

Inte

rnal

Mem

ory B

locks

M20K

Inte

rnal

Mem

ory B

locks

Varia

ble Pr

ecisi

on DS

P Bloc

ks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver: S

tand

ard PC

S and

Enha

nced

PCS H

ard IP

s

PCI E

xpres

s Gen

3 Hard

IPFra

ction

al PL

LsPC

I Exp

ress G

en3 H

ard IP

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Trans

ceive

r Cloc

k Net

works

fPLL

ATX (LC)Transmit

PLL

fPLL

ATX (LC)Transmit

PLL

fPLL

ATX (LC)Transmit

PLL

未使用的收发器通道可用作额外的收发器发送PLL

图 8. Arria 10 SX器件芯片概述

Core

Logic

Fabr

ic

M20

K Int

erna

l Mem

ory B

locks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS a

nd En

hanc

ed PC

S Har

d IPs

PCI E

xpre

ss Ge

n3 H

ard I

PFra

ction

al PL

Ls

M20

K Int

erna

l Mem

ory B

locks

PCI E

xpre

ss Ge

n3 H

ard I

P

Varia

ble P

recis

ion D

SP Bl

ocks

I/O PL

Ls

Hard

Mem

ory C

ontro

llers,

Gen

eral-

Purp

ose I

/O Ce

lls, L

VDS

Hard

Proc

esso

rSu

bsys

tem

, Dua

l-Cor

e A

RM Co

rtex A

9

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble P

recis

ion D

SP Bl

ocks

Core

Logic

Fabr

ic

I/O PL

Ls

Hard

Mem

ory C

ontro

llers,

Gen

eral-

Purp

ose I

/O Ce

lls, L

VDS

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble P

recis

ion D

SP Bl

ocks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS a

nd En

hanc

ed PC

S Har

d IPs

PCI E

xpre

ss Ge

n3 H

ard I

PFra

ction

al PL

LsPC

I Exp

ress

Gen3

Har

d IP

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS

Hard PCS Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

Transceiver PMA

未使用的收发器通道可用作额外的收发器发送PLL

Transceiver PMA

Transceiver PMA

Trans

ceive

r Cloc

k Net

work

sfPLL

ATX (LC)Transmit

PLL

fPLL

ATX (LC)Transmit

PLL

fPLL

ATX (LC)Transmit

PLL

PMA特性

Arria 10收发器提供高达 25.8 Gbps数据速率的卓越信号完整性。时钟选项包括超低抖动 ATXPLL (基于 LC tank)，时钟乘法器单元(CMU) PLL和小数分频 PLL。



每个收发器通道包含一个通道 PLL，可用作 CMU PLL或者时钟数据恢复(CDR) PLL。在 CDR模式下，通道 PLL恢复收发器通道中的接收器时钟和数据。在一个 Arria 10器件上可配置高达 80个独立的数据速率。

表 23. Arria 10器件中的收发器的 PMA特性

特性性能

芯片到芯片数据速率 125 Mbps到 17.4 Gbps (Arria 10 GX器件)125 Mbps到 25.8 Gbps (Arria 10 GT器件)

背板支持以高达 17.4 Gbps的数据速率驱动背板，包括 10GBASE-KR兼容

光模块支持 SFP+/SFP，XFP，CXP，QSFP/QSFP28，CFP/CFP2/CFP4

电缆驱动支持 SFP+直接附加，通过电缆的 PCI Express，eSATA

发送预加重 4-tap发送预加重和去加重，对系统通道损失进行补偿

连续时间线性均衡器(CTLE) 双模式，高增益和高数据速率，线性接收均衡，以补偿系统通道损耗

判决反馈均衡器（DFE） 7-fixed和 4-floating tap DFE，在串扰和噪声环境中均衡背板通道损耗

可变增益放大器在 CDR采样前优化信号振幅，然后在固定和自适应模式下运行

Altera数字自适应参数调整（ADAPT）

自动调整所有链路均衡参数的完全数字化的调适引擎—包括 CTLE，DFE和可变增益放大器模块—提供最佳的链路增益，而无需用户逻辑的干预

高精度信号完整性校准引擎（PreSICE）

硬化的校准控制器，上电时快速校准所有收发器控制参数，提供最佳的信号完整性和抖动性能

高级发送（ATX）的 PLL 具有连续调谐范围的低抖动 ATX (LC tank based) PLL，涵盖广泛的标准和专用协议

小数分频 PLL 片上小数频率合成器，以取代板载晶体振荡器，并降低系统成本

数字辅助模拟 CDR 具有快速锁定时间高级抖动容限

片上仪器- EyeQ和抖动增益工具通过使用非侵入式的高分辨率眼监控（EyeQ）简化电路板启动，调试和诊断。同时注入发送器注的抖动以测试系统中的链路增益。

动态部分重配置支持每个收发器通道的 Avalon存储器映射接口的独立控制，实现收发器的最大灵活性

多个 PC-PMA和 PCS-PLD接口宽度

8-，10-，16-，20-，32-，40-或 64-bit接口宽度，提供解串宽度，编码和减少延迟的灵活性

PCS特性

下表汇总了 Arria 10收发器 PCS特性。您可以使用收发器 PCS来支持范围从 125 Mbps到25.8 Gbps的广泛协议。



PCS 说明

标准 PCS • 运行在高达 12 Gbps数据速率上• 支持 PCI-Express，CPRI 4.2+，GigE，Hard PCS中 IEEE 1588协议• 使用 Basic/Custom (Standard PCS)收发器配置规则实现其它协议

增强 PCS • 执行大多数串行数据工业标准常用功能，例如通过 PMA片外发送或接收数据之前的字对齐，编码/解码和成帧

• 处理与 FPGA架构之间的数据传输• 处理与 PMA之间的数据内部传输• 提供频率补偿

• 为多通道低偏移的应用执行通道绑定

PCIe Gen3 PCS • 支持数据和时钟在 Gen1，Gen2和 Gen3数据速率之间的无缝切换• 支持 PIPE 3.0特性• 支持基于 Hard IP使能以及 Hard IP旁路的 PIPE接口

相关链接

• PCIe Gen1，Gen2，和 Gen3 Hard IP (第 24页)

• Interlaken支持 (第 25页)Arria 10增强型 PCS硬核 IP提供的集成 Interlaken PCS支持速率高达每通道 17.5Gbps。

• 10 Gbps Ethernet支持 (第 25页)Arria 10增强 PCS硬核 IP支持与 IEEE 802.3 10 Gbps Ethernet（10GbE）兼容的10GBASE-R PCS。针对 10GbE和 10 Gbps收发器的集成硬核 IP支持节省了外部 PHY成本和电路板空间并降低了系统功耗。

PCS协议支持

该表列出了 Arria 10收发器 PCS支持的部分协议。关于发送器和接收器数据通路中这些模块的详细信息，请参考相关信息。

协议数据速率(Gbps) 收发器 IP PCS支持

PCIe Gen3 x1, x2, x4, x8 8.0 Native PHY (PIPE) Standard PCS and PCIeGen3 PCS

PCIe Gen2 x1, x2, x4, x8 5.0 Native PHY (PIPE) Standard PCS

PCIe Gen1 x1, x2, x4, x8 2.5 Native PHY (PIPE) Standard PCS

1000BASE-X Gigabit Ethernet 1.25 Native PHY Standard PCS

1000BASE-X Gigabit Ethernet withIEEE 1588v2

1.25 Native PHY Standard PCS

10GBASE-R 10.3125 Native PHY Enhanced PCS

10GBASE-R with IEEE 1588v2 10.3125 Native PHY Enhanced PCS

10GBASE-R with KR FEC 10.3125 Native PHY Enhanced PCS

10GBASE-KR and 1000BASE-X 10.3125 1G/10GbE and 10GBASE-KR PHY Standard PCS andEnhanced PCS

Interlaken (CEI-6G/11G) 3.125 to 17.4 Native PHY Enhanced PCS

SFI-S/SFI-5.2 11.2 Native PHY Enhanced PCS

继续...



协议数据速率(Gbps) 收发器 IP PCS支持

10G SDI 10.692 Native PHY Enhanced PCS

CPRI 6.0 (64B/66B) 0.6144 to10.1376

Native PHY Enhanced PCS

CPRI 4.2 (8B/10B) 0.6144 to9.8304

Native PHY Standard PCS

OBSAI RP3 v4.2 0.6144 to 6.144 Native PHY Standard PCS

SD-SDI/HD-SDI/3G-SDI 0.143 12to 2.97 Native PHY Standard PCS

相关链接

Arria 10收发器 PHY用户指南提供了关于所支持的收发器协议和 PHY IP，PMA体系结构和标准型，增强型和 PCIe Gen3PCS体系结构的详细信息。

具有硬核处理器系统的 SoC

每个 SoC器件将一个 FPGA架构和一个硬核处理器系统(HPS)组合在一个器件中。这种组合提供可编程逻辑的灵活性，通过以下方式降低硬核 IP的功耗和成本：

• 去除了离散嵌入式处理器，从而减少了电路板空间，降低了系统功耗及材料成本

• 允许您在硬件及软件中区分终端产品，并支持几乎所有的接口标准

• 通过现场硬件和软件更新延长了产品寿命和收益

12 使用必须在 FPGA架构中实现的用户逻辑的过采样支持 0.143 Gbps数据速率




图 9. HPS结构图

此图显示了具有双 ARM Cortex-A9 MPCore处理器的 HPS的结构。

ARM Cortex-A9 QSPI FlashControl

UART(x2)

ARM Cortex-A9

512 KB L2 Cache

EMAC (x3) JTAG Debug/

Trace

USB OTG(x2)

I2C(x5)

Hard Processor System (HPS)

256 KBRAM

Timers(x11)

LW HPS toCore Bridge

HPS to CoreBridge

Core to HPSBridge

MPFE

32 KB L1 Cache 32 KB L1 Cache

NEON FPU NEON FPU

AXI 32 AXI 32/64/128 AXI 32/64/128

ACP

SPI(x2)

NAND Flashwith ECC

With integrated DMA

To hard memorycontroller

SD/SDIO/MMC

DMA(8 Channels)

DedicatedHPS I/O

FPGAConfiguration

20-nm HPS的主要优势

20-nm HPS在继续改进 28-nm HPS体系结构的同时使与 28-nm SoC的最大软件兼容性之间达成平衡。这些改进解决了针对下一代目标市场的需求，例如通过背板及安全性的性能，存储器带宽和连接性的无线和有线通信，计算和存储设备，广播和军事。



表 24. 20 nm HPS的改进此表列出了相比 28 nm HPS对 20 nm HPS进行的重要改进。

优点/改进说明

提高了性能和过驱动功能。虽然处理器的标称频率为 1.2 GHz，但 20 nm HPS提供了一个“过驱动”功能，实现了更高的处理器操作频率。与 HPS不同，这需要一个更高的电源电压值以及单独的适配器。

提高了处理器存储带宽和 DDR4支持

用于处理器的 2,666 Mbps 64-bit DDR4存储器。HPS的硬核存储控制器包括一个多端口前端，管理与单一端口存储控制器的连接。多端口前端使逻辑内核和 HPS能够共享端口，从而共享存储控制器的可用带宽。

灵活的 I/O共享高级 I/O管脚多路复用方案支持 HPS与内核逻辑之间改善的 I/O共享。以下类型的 I/O用于 SoC:• 17个专用 I/O—位于 HPS模块内部，对于内核中的逻辑是不可访问的。这些专用 I/O用于 HPS时钟，复位以及连接到引导器件，QSPI和 SD/MMC。

• 48个直接共享 I/O—位置离 HPS模块最近，非常适用于高速 HPS外设，例如：EMAC，USB及其它。一个支持直接共享的 48 I/O块，其中的 12个 I/O可同时共享。

• 标准(共享)I/O—所有的标准 I/O都可以被 HPS外设及内核中的任何逻辑共享。对于那些需要 48个以上 I/O来充分利用 HPS中的外设的设计，这些 I/O可以通过内核逻辑连接在一起。

EMAC内核 HPS中有三个 EMAC内核。EMAC内核使一个应用能够支持两个冗余的 Ethernet连接；例如，背板或者两个 EMAC内核管理 IEEE 1588时间戮，而第三个 EMAC内核能够进行调试和配置。一个新的串行时间戮接口使内核逻辑能够访问和读取时间戮的值。集成的 EMAC控制器通过提供的MDIO或 I2C接口能够连接到外部 Ethernet PHY。

片上存储器片上存储器更新到 256 KB支持，能够支持更大的数据集和实时算法。

ECC增强 L2 Cache ECC管理上的改进使错误识别降到地址级别。ECC增强通过对症候群和数据信号的新存储器映射访问的引进，使能了改进的错误注入和状态报告。

HPS到 FPGA 互联主干虽然 HPS和 Logic Core能够独立地运行，但它们通过从高性能 ARM AMBA AXI总线桥接建立的高带宽系统互联紧密地耦合。FPGA架构中的 IP总线masters通过 FPGA-to-HPS互联访问 HPS总线slaves。类似地，HPS总线masters通过 HPS-to-FPGA桥接访问核心架构中的总线 slaves。两个桥接都是 AMBA AXI-3兼容的，支持同时读写传输。核心架构中高达 3个masters能够与处理器共享 HPSSDRAM控制器。此外，通过专用 32-bit配置端口在程序控制下可以使用处理器处配置核心架构。

FPGA配置和 HPS引导 SoC中的 FPGA架构和 HPS被各自供电。通过降低时钟频率或门控(gate)时钟可以降低动态功耗。您可以独立配置 FPGA架构并以任何顺序启动 HPS，从而具有更大的设计灵活性：

安全新的安全特性已经应用于防篡改管理，安全启动，加密(AES)和认证(SHA)。



HPS的特性

HPS的特性如下：

• 1.2-GHz，双核 ARM Cortex-A9 MPCore处理器，通过过驱动可达到 1.5-GHz

— ARMv7-A体系结构，运行 32-bit ARM指令，16-bit和 32-bit Thumb指令和 Jazelle风格的 8-bit Java字节代码

— 基于动态分支预测的超标量，可变长度的失序流水线

— 指令效率 2.5 MIPS/MHz，提供 1.5 GHz上的 7500 MIPS总性能

• 每个处理器内核包括：

— 32 KB的 L1指令高速缓存，32 KB的 L1数据高速缓存

— 单精度和双精度浮点单元和 NEON媒体引擎

— CoreSight调试和跟踪技术

— 侦测控制单元(SCU)和加速一致性端口 (ACP)

• 512 KB的共享 L2高速缓存

• 256 KB暂时 RAM

• 硬核存储控制器，支持 DDR3，DDR4和可选纠错码（ECC）

• 连接硬盘存储控制器的多端口前端（MPFE）调度器接口

• 8通道直接存储器访问(DMA)控制器

• QSPI闪存控制器，支持 SIO，DIO，QIO SPI Flash

• 支持 DMA和 ECC的 NAND闪存控制器（ONFI 1.0或更高版本），更新后支持 8和 16-bit闪存器件和新的命令 DMA来卸载 CPU以实现快速断电恢复

• 将 SD/SDIO/MMC控制器更新到基于 DMA的 eMMC 4.5，支持 CE-ATA数字指令

• 3个带 DMA的 10/100/1000 Ethernet媒体访问控制(MAC)

• 2个带 DMA的 USB On-the-Go控制器

• 5个 I2C控制器(EMAC可使用其中的 3个，用于MIO到外部 PHY)

• 2个 UART 16550兼容控制器

• 4个串行外设接口(SPI)(2个主接口，2个从接口)

• 62个可编程通用 I/O，其中包括 48个直接共享 I/O，使 HPS外设能够直接连接到 FPGA I/O

• 7个通用定时器

• 4个看门狗定时器

• 防篡改，安全启动，加密(AES)和认证(SHA)

系统外设和调试访问端口

每个 Ethernet MAC，USB OTG，NAND flash控制器和 SD/MMC控制器模块都有一个集成的DMA控制器。对于没有集成的 DMA控制器的模块而言，一个额外的 DMA控制器模块提供高达 8个通道的高带宽数据传输。多路复用与 off-chip通信的外设和 HPS管脚级上的其它外设。这使您能够选择哪些外设与 PCB上的其它器件进行接口连接。

调试访问端口提供工业标准 JTAG调试探针的接口，并支持 ARM CoreSight调试和内核追踪，以加速软件开发。



HPS–FPGA AXI桥接

HPS–FPGA桥接，支持高级微控制器总线体系结构(AMBA)高级可扩展接口(AXI™)规范，包括以下桥接：

• FPGA-to-HPS AMBA AXI桥接—支持 32、64和 128 bit数据宽度的高性能总线，使 FPGA架构能够发出传输到 HPS中的从器件。

• HPS-to-FPGA Avalon/AMBA AXI桥接—支持 32、64和 128 bit数据宽度的高性能总线，使 HPS能够发出传输到 FPGA架构中的从器件。

• 轻型 HPS-to-FPGA AXI桥接—低延迟 32 bit宽总线，使 HPS能够发送传输到 FPGA架构中的软外设。此桥接主要用于控制和状态寄存器(CSR)访问 FPGA架构中的外设。

HPS–FPGA AXI桥接使 FPGA架构中的主器件能够与 HPS逻辑中的从器件通信，反之亦然。例如， HPS-to-FPGA AXI桥接使您能够将 FPGA架构中例化的存储器共享于 HPS中的一个或两个微处理器，而 FPGA-to-HPS AXI桥接使 FPGA架构中的逻辑能够访问 HPS中的存储器及外设。

每个 HPS–FPGA桥接还对 FPGA架构与 HPS之间传输的数据提供了异步时钟交叉。

HPS SDRAM控制器子系统

HPS SDRAM控制器子系统包含一个多端口 SDRAM控制器和 DDR PHY，在 FPGA架构(通过FPGA-to-HPS SDRAM接口)，level 2 (L2) cache和 level 3 (L3)系统互联。FPGA-to-HPSSDRAM接口支持 AMBA AXI和 Avalon® Memory-Mapped (Avalon-MM)接口标准，并提供多达 6个独立端口用于 FPGA架构中实现的主机访问。

HPS SDRAM控制器支持高达 3个主端口（命令端口），3x 64-bit读数据端口和 3x 64-bit写数据端口。

为最大限度地提高存储器性能，SDRAM控制器子系统支持的命令和数据的重新排序，基于时间的赤字 round-robin仲裁和高优先权旁路特性。

FPGA配置和HPS引导

FPGA架构和 SoC FPGA中的 HPS必须同时上电。通过降低时钟频率或者门控时钟可以降低动态功耗。

上电后必须分别配置 FPGA架构和 HPS，从而提供给您更大的设计灵活性：

• 您可以独立启动 HPS。HPS运行后，HPS可以在软件控制下随时完全或部分地重配置 FPGA架构。HPS还可以通过 FPGA配置控制器配置电路板上的其它 FPGA。

• 首先配置 FPGA架构，然后从 FPGA架构可访问的存储器引导 HPS。

硬件和软件开发

对于硬件开发，可以配置 HPS和使用 Quartus Prime软件中的 Qsys系统集成工具连接 FPGA架构中的软核逻辑到 HPS接口。

对于软件开发，ARM-based SoC FPGA器件继承了用于 ARM Cortex-A9 MPCore处理器的丰富软件开发生态系统。针对 Intel SoC FPGA的软件开发步骤与其它制造商的 SoC器件相同。对Linux*、VxWorks*以及其它操作系统的支持也适用于 SoC FPGA。关于操作系统支持的详细信息，请联系 Intel FPGA销售团队。



您可以在 Intel SoC FPGA Virtual Target上开始进行器件特定的固件和软件开发。虚拟目标(Virtual Target)是目标开发系统的快速 PC-based功能仿真 —一个完整开发板的模型。VirtualTarget使能了器件特定的产品软件的开发，该软件能够在实际硬件上无修改运行。

动态和部分重配置

Arria 10器件支持动态和部分重配置。可同时使用动态和部分重配置使能器件内核及收发器的无缝重配置。

动态重配置

可以在器件持续运行的同时重配置 PMA和 PCS模块。该特性允许更改收发器 bank组通道的数据速率，协议和模拟设置，且不影响其它收发器 bank组中正在进行的数据传输。该特性是需要动态多协议或多速率支持应用的最佳选择。

部分重配置

使用部分重配置时，可在器件运行的同时重配置器件的某些部分。

取代将所有器件功能设置到 FPGA架构中，可先保存外部存储器中某些不会同时运行的功能，仅在需要时才进行加载。该性能提高了器件的有效逻辑密度，并降低了成本及功耗。

在 Intel解决方案中，不必担心复杂的器件体系结构运行部分重配置。Quartus Prime设计软件中内置的部分重配置功能，简化了时间密集型任务。

Arria 10器件支持以下配置选项中的部分重配置：

• 使用内部主机：

— 所有支持的配置模式中 FPGA都可访问外部存储器件，例如：串行和并行闪存。

— 通过协议配置[CvP (PCIe)]

• 使用外部主机—被动串行(PS)，快速被动并行(FPP) x8、FPP x16和 FPP x32 I/O接口。



增强配置和通过协议配置(Configuration via Protocol)

表 25. Arria 10器件的配置方案和特性Arria 10器件支持 1.8 V编程电压和多个配置方案。

方案数据位宽最大时钟速率

（MHz）

最大数据速率

（Mbps）13

解压缩设计安全性 14

部分重配置 15 远程系统更新

JTAG 1 bit 33 33 — — Yes 16 —

通过 EPCQ-L配置器件的主动串行（AS）

1 bit,4 bits

100 400 Yes Yes Yes16 Yes

通过 CPLD或外部微控制器的被动串行（PS）

1 bit 100 100 Yes Yes Yes16 并行闪存加载器

（PFL） IP内核

通过 CPLD或外部微控制器的快速被动并行(FPP)

8 bits 100 3200 Yes Yes Yes 17 PFL IP内核

16 bits Yes Yes

32 bits Yes Yes

通过 HPS配置 16 bits 100 3200 Yes Yes Yes17 —

32 bits Yes Yes

Configuration viaProtocol [CvP(PCIe*)]

x1、x2、x4和 x8通

道

— 8000 Yes Yes Yes16 —

可使用 Configuration via Protocol（CvP）通过 PCIe配置 Arria 10器件。Arria 10 CvP实现符合 PCIe 100 ms的上电到有效(power-up-to-active)时间要求。

SEU错误检测和校正

Arria 10器件提供强健易用的单粒子翻转（SEU）错误检测和校正电路。

检测和校正电路包含对 Configuration RAM（CRAM）编程位和用户存储器的保护。通过连续运行集成 ECC的 CRC错误检测电路来保护 CRAM，以自动校正一或两个错误并检测高阶多位错误。出现两个以上错误时，可通过重载核心编程文件来进行校正，在 FPGA继续运行的同时全面刷新设计。

优化 Arria 10 CRAM阵列的物理布局，使大多数multi-bit干扰呈现为独立的 single-bit或double-bit错误，并由集成的 CRAM ECC电路自动校正。除了 CRAM保护，M20K存储器模块还包含集成 ECC电路，并针对错误检测和校正进行了布局优化。MLAB没有 ECC。

13 使能压缩或者设计安全功能都会影响最大数据速率。请参考 Arria 10器件数据表获得更多信息。

14 不能同时进行加密和压缩。

15 部分重配置是器件系列的高级功能。如果您有兴趣使用部分重配置，请联络 Intel获得支持。

16 仅作为内部主机被配置时才能进行部分配置。

17 支持 100 MHz最大时钟速率。



功耗管理

Arria 10器件采用先进的 20 nm工艺技术，0.9 V低核心电压，增强的内核体系结构和几种可选的降耗技术，与 Arria V器件相比总功耗最多可降低 40%，与 Stratix V器件相比总功耗最多可减低 60%。

Arria 10器件中的可选降耗技术包括：

• SmartVID—生产过程一个代码被编程到每个器件中，使智能稳压器在维持性能的同时能够在较低的核心 VCC下操作器件

• 可编程功耗技术—Quartus Prime软件识别非关键时序路径，这些路径中的逻辑偏置于低功耗，而不是高性能

• 低静态功耗选项—器件在保持性能的同时采用标准静态功耗或者低静态功耗

此外，Arria 10器件采用了 Intel的业界领先的低功耗收发器并包括硬核 IP模块，与软核实现相比不仅减少了逻辑资源，而且还节能。在一般情况下，硬核 IP模块要比等同的软核逻辑实现少消耗高达 90%的电源。

增量式编译

Quartus Prime软件增量式编译特性缩短了编译时间，并有助于保持性能来促进时序收敛。增量式编译功能使能 Arria 10器件的部分重配置流程。

增量式编译支持自上而下，自下而上和基于团队的设计流程。此特性有助于模块化，层次化和基于团队的设计流程，此设计流程中不同的设计人员可以同时编译其各自的设计部分。此外，不同的设计人员或 IP供应商能够独立开发和优化设计的不同模块。这些模块随后可导入到顶层工程中。

文档修订历史

日期版本修订内容

2017年 5月 2017.05.08 • 将"1588"更改成"IEEE 1588v2"。• 更新了纵向移植表，移除了 Arria 10 GX与 Arria 10 SX器件之间的纵向移植。• 移除了所有的"Preliminary"标识。

2017年 3月 2017.03.15 • 移除了关于 Arria 10到 Stratix 10器件移植的相关主题。• 重命名为 Intel。

2016年 10月 2016.10.31 • 从 Arria 10 GX器件中删除了封装 F36。• 更新了 Arria 10 GT订购码样例和最大 GX收发器数。Arria 10 GT器件仅在

SF45封装中，最多 72个收发器。

2016年 5月 2016.05.02 • 更新了“FPGA配置和 HPS引导”主题。• 从特性汇总，功耗管理和 Arria 10器件系列和封装部分中删除了 VCC

PowerManager。在 Arria 10器件中不再支持此特性。• 在 Arria 10器件支持的存储器标准章节中，删除了"HPS硬核存储控制器支持的存储器标准“表中 LPDDR3.此标准只被 FPGA支持。

• 删除了“Arria 10 GX和 SX器件系列和封装”部分中的速度等级 5。

2016年 2月 2016.02.11 • 将 Arria 10 GT最大和最小数据速率分别更改成 25.8 Gbps和 1 Gbps。• 修正了“特性汇总”章节中的内核时钟网络的陈述。

• 更改了“Arria 10器件特性汇总”表中的收发器参数。• 更改了“Arria 10 GT器件的最大资源统计”表中的收发器参数。• 更改了“Arria 10 GT器件的封装规划”表中的 GT器件的封装可用性。

继续...




• 更改了“Arria 10产品系列件之间的移植性能”图中的 GT器件的封装配置。• 更改了“低功耗串行收发器”部分中的收发器参数。

• 更改了“Arria 10器件系列”表中的收发器描述。• 更改了“Arria 10 GT器件的订购码和可用选项样例”图。• 更改了“PMA特性”部分中的 GT器件的数据速率。• 更改了“PCS特性”部分中的 GT器件的数据速率。

2015年 12月 2015.12.14 • 将 Arria 10 GX 660的M20K存储器模块的数量从 2133更新成 2131，将总RAM比特数从 48,448 K更正成 48,408 Kb。

• 将浮点运算资源表中的 Arria 10 GX 660的 DSP模块数从 1688更新成 1687。

2015年 11月 2015.11.02 • 更新了 Arria 10 GX 220, GX 320, GX 480, GX 660, SX 220, SX 320, SX480和 SX 660的最大资源。

• 更新了 Arria 10器件中乘法器数量表中的 Arria 10 GX 320, GX 480, GX660, SX 320, SX 480和 SX 660器件的资源统计。

• 更新了 Arria 10 GX, GT和 SX的可用选项。• 将 Quartus II更改成 Quartus Prime。

2015年 6月 2015.06.15 更正了纵向移植图中的 Arria 10 GT产品系列的标签。

2015年 5月 2015.05.15 更正了 Arria 10硬核存储控制器支持的存储器标准表中的 DDR3半速率和四分之一速率最大频率。

2015年 5月 2015.05.04 • 在特性汇总表中增添了对 13.5G JESD204b的支持。• 添加了"Arria 10 GT封装规划中的 Arria 10 GT通道使用"主题的一个链接。• 添加了 Arria 10 GT器件的最大资源数表中一个注释。• 在 Low Power Serial Transceivers主题中更新了收发器的电源要求。

2015年 1月 2015.01.23 • 在特性汇总表中增添了浮点运算特性。• 将嵌入式存储器总容量从 38.38 megabits (Mb)更新成 65.6 Mb。• 更新了列出 Arria 10器件支持的存储器标准的表格。• 删除了对 DDR3U，LPDDR3 SDRAM，RLDRAM 2和 DDR2的支持。• 将 RLDRAM 3支持从硬核存储控制器移到软核存储控制器。RLDRAM 3支持使用具有软核存储控制器的硬核 PHY。

• 增添了对 QDR IV的软核存储控制器支持。• 更新了最大资源数表格，包括了每种器件中的硬核存储控制器的数量。

• 将收发器 PCS数据速率从 12.5 Gbps更新到 12 Gbps。• 将 PS，FPP x8，FPP x16和 Configuration via HPS的最大时钟速率从 125

MHz更新到 100 MHz。• 增添了小数综合 PLL的一个特性： PLL级联。• 将 HPS可编程通用 I/O数从 54更新到 62。

2014年 9月 2014.09.30 • 纠正了 Arria 10 GX的 F35和 F36封装的 3 V I/O和 LVDS I/O数量。• 纠正了 Arria GX 570和 660的 NF40封装的 3 V I/O，LVDS I/O和收发器数量。

• 删除了 Arria GX 900和 1150的 NF40封装的 3 V I/O，LVDS I/O和收发器数。NF40封装不适用于 Arria 10 GX 900和 1150。

2014年 8月 2014.08.18 • 将 Arria 10 GX 660器件的存储器(Kb) M20K最大资源从 42,660更新到42,620。

• 新增了 GPIO列，包括 Package Plan表中的 LVDS I/O Bank和 3V I/OBank。

• 新增了如何在 I/O纵向移植中使用高于 533 MHz的存储器接口时钟频率。• 添加了阐明 RLDRAM3支持使用硬核 PHY及软核存储控制器的信息。• 新增了精度可调 DSP模块对浮点运算的支持。

2014年 6月 2014.06.19 将 HPS模块中专用的 I/O数更新成 17。

继续...




2014年 2月 2014.02.21 更新了图 2中的 GT器件的收发器速度等级选项。

2014年 2月 2014.02.06 将 Arria 10 GT器件的数据速率从 28.1 Gbps更新成 28.3 Gbps。

2013年 12月 2013.12.10 • 将 HPS存储器标准支持从 LPDDR2更新到 LPDDR3。• 更新了 HPS结构图，包括专用 HPS I/O和 FPGA配置模块以及重新定位的 SD/

SDIO/MMC，DMA，SPI和带 ECC块的 NAND Flash。

2013年 12月 2013.12.02 首次发布。



Arria® 10器件概述Arria 10器件的主要优势Arria 10特性汇总Arria 10器件系列和封装Arria 10 GX可用选项最大资源封装规划

Arria 10 GT可用选项最大资源封装规划

Arria 10 SX可用选项最大资源封装规划

Arria 10器件的I/O纵向移植自适应逻辑模块精度可调DSP模块嵌入式存储器模块嵌入式存储器类型Arria 10器件中的嵌入式存储器性能单端口模式的嵌入式存储器配置

时钟网络和PLL时钟源时钟网络小数综合和I/O PLL小数综合PLLI/O PLL

FPGA通用I/O外部存储器接口Arria 10器件支持的存储器标准

PCIe Gen1，Gen2，和Gen3 Hard IP增强型PCS Hard IP用于Interlaken和10 Gbps以太网Interlaken支持10 Gbps Ethernet支持

低功耗串行收发器收发器通道PMA特性PCS特性PCS协议支持

具有硬核处理器系统的SoC20-nm HPS的主要优势HPS的特性系统外设和调试访问端口HPS–FPGA AXI桥接HPS SDRAM控制器子系统

FPGA配置和HPS引导硬件和软件开发

动态和部分重配置动态重配置部分重配置

增强配置和通过协议配置(Configuration via Protocol)SEU错误检测和校正功耗管理增量式编译文档修订历史

Intel Arria 10 器件概述 - file.ithinktech.cnfile.ithinktech.cn/Intel Arria...

Documents

Transcript of Intel Arria 10 器件概述 - file.ithinktech.cnfile.ithinktech.cn/Intel Arria...