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Intel ® Agilex ™ 硬核处理器系统组件参考手 册 针对 Intel ® Quartus ® Prime 设计套件的更新：19.2 订阅 反馈 MNL-1103 | 2019.09.30 官网最新文档： PDF | HTML
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Intel® Agilex™ 硬核处理器系统组件参考手册
针对 Intel® Quartus® Prime设计套件的更新：19.2
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MNL-1103 | 2019.09.30
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内容
1. Intel® Agilex™ 硬核处理器系统组件简介.................................................................................31.1. Cortex*-A53 MPCore* 处理器 ................................................................................. 31.2. CoreSight* 调试组件 ............................................................................................. 41.3. 互连 .................................................................................................................... 41.4. FPGA桥接 ............................................................................................................ 41.5. 存储控制器 ............................................................................................................51.6. 支持外设 ...............................................................................................................5
1.6.1. 接口外设 ...................................................................................................61.6.2. 片上存储器 ................................................................................................ 6
1.7. HPS组件介绍修订历史 ............................................................................................. 6
2. 配置 Intel Agilex 硬核处理器系统组件 ....................................................................................72.1. 参数化 HPS组件 .....................................................................................................72.2. FPGA接口 ............................................................................................................ 9
2.2.1. 通用接口 ................................................................................................. 102.2.2. HPS-FPGA AXI桥接...................................................................................132.2.3. HPS引导源.............................................................................................. 142.2.4. DMA控制器接口........................................................................................ 152.2.5. 中断 .......................................................................................................16
2.3. HPS时钟和复位 ....................................................................................................182.3.1. 输入时钟.................................................................................................. 192.3.2. 内部时钟和输出时钟.................................................................................... 232.3.3. 复位....................................................................................................... 25
2.4. HPS EMIF............................................................................................................252.5. I/O延迟.............................................................................................................. 272.6. Pin MUX和外设 ....................................................................................................29
2.6.1. Pin Mux GUI............................................................................................292.6.2. Pin Mux Report........................................................................................ 322.6.3. EMAC ptp Interface.................................................................................. 32
2.7. 生成和编译 HPS组件 ..............................................................................................322.8. 使用 Address Span Extender组件 ........................................................................... 332.9. 配置 HPS组件修订历史 ...........................................................................................34
内容
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1. Intel® Agilex™ 硬核处理器系统组件简介
硬核处理器系统（HPS）组件是一个封装器，将设计中的逻辑与如下部分进行对接：
• HPS硬逻辑
• 仿真模型
• 总线功能模块（BFM）
• 软件切换文件
HPS组件例化设计中的 HPS硬逻辑并使能其他软组件以与 HPS硬逻辑对接。HPS组件在 FPGA架构中占用面积小，因为该组件仅用于实现 HPS中软逻辑与硬逻辑的连接。
在软逻辑连接到 HPS后，可使用 Platform Designer确保：
• 交互操作性，通过对 AXI* 应用 Avalon® 存储器映射（ Avalon -MM）接口
• 处理数据宽度不匹配和时钟域传输跨接
可将您的 Intel® ，客户或第三方 FPGA核 IP连接到 HPS，而无需创建集成逻辑。本参考手册详细介绍了该组件中出现并由选项配置的各接口。
有关 HPS系统体系结构和特性的更多信息，请参阅 Intel Agilex™ 硬核处理器系统技术参考手册中的“硬核处理器简介”章节。
相关链接
• 硬核处理器系统简介请参考 Intel Agilex 硬核处理器系统技术手册中的本章节了解更多信息。
• Intel Agilex 器件数据表
• Intel Quartus® Prime Pro Edition用户指南：Platform Designer
1.1. Cortex*-A53 MPCore* 处理器
HPS中的 Arm* Cortex*-A53 MPCore* 处理器由 4个 Arm v8-A体系结构中央处理器（CPU）组成。
相关链接
Cortex-A53 MPCore处理器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
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Intel Corporation. All rights reserved. Agilex, Altera, Arria, Cyclone, Enpirion, Intel, the Intel logo, MAX, Nios,Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/orother countries. Intel warrants performance of its FPGA and semiconductor products to current specifications inaccordance with Intel's standard warranty, but reserves the right to make changes to any products and servicesat any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intelcustomers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.*Other names and brands may be claimed as the property of others.
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1.2. CoreSight* 调试组件
以下列出 Arm CoreSight* 调试组件：
• Debug Access Port（DAP，调试访问端口）
• System Trace Macrocell（STM，系统跟踪宏单元）
• Embedded Trace FIFO（ETF，嵌入式跟踪 FIFO）
• AMBA* Trace Bus Replicator（跟踪总线复制器）
• Embedded Trace Router（ETR，嵌入式跟踪布线器）
• Trace Port Interface Unit（TPIU，跟踪端口接口单元）
• Embedded Cross Trigger（ECT，嵌入式交叉触发器）
相关链接
CoreSight调试及跟踪请参阅 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
1.3. 互连
HPS系统互连支持如下功能：
• 可配置 Arm TrustZone* 兼容防火墙和安全支持。
— 为各外设实现安全或非安全访问。
— 允许启动主端口时允许对单个事务进行安全或不安全访问的配置。
• 多层总线结构可将高带宽主端口与低带宽外设以及控制和状态端口分开。
• 服务质量（QoS），是基于每个主端口，提供 3个可编程级别的服务。
• 片上调试和跟踪功能。系统互连是基于 Arteris* FlexNoC*的 network-on-chip（NoC，片上网络）互连技术。
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系统互连请参考 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
1.4. FPGA桥接
FPGA桥接为 HPS和 FPGA架构提供多种通信通道。由于 HPS与 FPGA架构的高度集成，形成上千个连接信号。部分 HPS—FPGA接口包括：
• FPGA-to-SoC桥接
• SoC-to-FPGA桥接
• 轻型（Lightweight）SoC-to-FPGA桥接
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HPS-FPGA桥请参阅 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
1. Intel® Agilex™ 硬核处理器系统组件简介
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1.5. 存储控制器
HPS包括两种存储控制器外设。
• NAND Flash Controller
• SD/MMC Controller
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• NAND闪存控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
• SD/MMC控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
1.6. 支持外设
• Clock Manager（时钟管理器）
• Reset Manager（复位管理器）
• System Manager（系统管理器）
• Timer（计时器）
• Watchdog Timer（看门狗定时器）
• Direct Memory Access (DMA) Controller（直接存储器访问控制器）
• Error Checking and Correction Controller（错误检查和纠正控制器）
相关链接
• 时钟管理器请参阅 Intel Agilex 硬核处理器系统技术手册中的相应章节了解更多关于所支持外设的信息。
• 复位管理器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于所支持外设的信息。
• 系统管理器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于所支持外设的信息。
• 计时器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于所支持外设的信息。
• 看门狗定时器（Watchdog timer ）请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于所支持外设的信息。
• DMA控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于所支持外设的信息。
• 错误检查和纠正(ECC)控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于所支持外设的信息。
1. Intel® Agilex™ 硬核处理器系统组件简介
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1.6.1. 接口外设
• Ethernet Media Access Controllers（EMAC，以太网介质访问控制器）
• USB 2.0 On-The-Go (OTG) Controllers
• I2C Controllers
• UARTs
• SPI Master Controllers
• SPI Slave Controllers
• GPIO接口
相关链接
• 以太网介质访问控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于接口外设的信息。
• USB 2.0 OTG控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于接口外设的信息。
• SPI控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于接口外设的信息。
• I2C控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于接口外设的信息。
• UART控制器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于接口外设的信息。
• 通用 I/O接口请参阅 Intel Agilex 硬核处理器系统技术参考手册中的相应章节了解更多关于接口外设的信息。
1.6.2. 片上存储器
片上 RAM是唯一的片上存储器。
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片上存储器请参阅 Intel Agilex 硬核处理器系统技术参考手册中的本章节了解更多信息。
1.7. HPS组件介绍修订历史
表 1. 文档修订历史
文档版本 修订内容
2019.09.30 首次发布
1. Intel® Agilex™ 硬核处理器系统组件简介
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2. 配置 Intel Agilex 硬核处理器系统组件
本章介绍可用参数以及由硬核处理器系统（HPS）组件参数编辑器中参数使能的接口。在 PlatformDesigner中添加或编辑 Intel Agilex HPS组件时，参数编辑器开启。
2.1. 参数化HPS组件
1. 安装当前版本的 Intel Quartus® Prime Pro Edition设计软件，以及 Intel Agilex 器件支持。
有关如何安装当前版本软件的说明，位于：https://www.intel.com/content/www/us/en/programmable/downloads/download-center.html
2. 打开 Intel Quartus Prime软件。
图 1. Intel Quartus Prime开启画面
3. 选择 Tools > Platform Designer ，开启 Platform Designer。
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图 2. 选择 Platform Designer
4. 选择现有 Intel Quartus Prime工程和 Platform Designer系统或创建新文件。请确保在Device Family下拉菜单中选择 Intel Agilex 器件，并在 Device Part下拉菜单中选择正确的器件。
图 3. 选择或创建文件
<home directory>/Desktop/FM.qpf
<home directory>/Desktop/FM.qsys
FM
Agilex
AGFA014R24A2E2VR0
5. 在 IP Catalog选项卡中，Library下，选择 Processors and Peripherals > HardProcessor Systems > Hard Processor System Intel Agilex FPGA IP。
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图 4. Platform Designer IP目录
2.2. FPGA接口
FPGA Interfaces选项卡允许指定 FPGA和 HPS之间主要接口的选项。该选项卡中的其他选项组如下：
2. 配置 Intel Agilex 硬核处理器系统组件
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• General（通用）
• HPS FPGA AXI Bridges（HPS FPGA高级可扩展接口桥接）
• HPS Boot Source（HPS引导源）
• DMA Peripheral Request（DMA外设请求）
• Interrupts（中断）
图 5. Platform Designer FPGA接口选项卡
2.2.1. 通用接口
2.2.1.1. 使能MPU Standby和 Event接口
Microprocessor Unit（MPU，微处理器单元）备用信号是向 FPGA架构发送的提示信号，表示MPU处于备用状态。Event信号将 Cortex-A53处理器从 wait-for-event（WFE）状态唤醒。开启 Enable MPU Standby and Event Interfaces选项使能 h2f_mpu_events管道，而该管道由如下信号组成：
• h2f_mpu_eventi—FPGA的输入，用与向所有处理器发出事件信号。该 FPGA-to-HPS信号用于唤醒处于WFE状态中的处理器。置位该信号与在 Cortex-A53中执行 SEV指令具有相同的效果。必须在配置 FPGA架构时解除置位该信号。且必须在至少 2个MPU时钟周期内将该信号置位为高电平，以便处理器识别 Cortex-A53核。
• h2f_mpu_evento—MPU核输出到 FPGA架构。当其中一个 Cortex-A53处理器执行 SEV指令时，此 HPS-to-FPGA信号被置位。由于该信号作为多周期脉冲输出，因此 FPGA中的逻辑应使用上升沿检测器来检测事件的发生。
• h2f_mpu_standbywfe[3:0]—每个处理器的输出，表示处理器是否处于WFE standby（备用）模式。显示为高时，处理器为WFE备用模式。
• h2f_mpu_standbywfi[3:0]—每个处理器的输出，表示处理器是否处于 wait-for-interrupt（WFI，等待中断）备用模式。当逻辑水平为高时，处理器为WFI备用模式。
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图 6. Platform Designer使能MPU信号
2.2.1.2. 使能通用信号
开启 Enable General Purpose Signals选项使能 h2f_gp管道，该管道由 HPS SystemManager和 FPGA架构间的一对 32-bit单项通用接口组成。这些信号的名称为 h2f_gp_in和h2f_gp_out，分别是 HPS的输入和 HPS的输出。
2.2.1.3. 使能调试 APB接口
调试 Advanced Peripheral Bus (APB)*接口允许 FPGA架构中的调试组件访问 HPS中的调试组件。
请参阅 Intel Agilex 硬核处理器系统技术参考手册中的 CoreSight调试和跟踪章节了解更多关于调试 APB接口的信息。
启用该选项使能如下接口和信号：
表 2. APB接口和信号
接口名称 接口类型 信号
h2f_debug_apb_clock Clock Input h2f_dbg_apb_clk
h2f_debug_apb_reset Reset Output h2f_dbg_apb_rst_n
h2f_debug_apb APB Master h2f_dbg_apb_PADDR[14..0]h2f_dbg_apb_PADDR31h2f_dbg_apb_PENABLEh2f_dbg_apb_PRDATA[31..0]h2f_dbg_apb_PREADYh2f_dbg_apb_PSEL
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2. 配置 Intel Agilex 硬核处理器系统组件
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接口名称 接口类型 信号
h2f_dbg_apb_PSLVERBh2f_dbg_apb_PWDATA[31..0]h2f_dbg_apb_PWRITE
h2f_debug_apb_sideband Conduit h2f_debug_apb_PCLKENh2f_debug_apb_DBG_APB_DISABLE
相关链接
CoreSight调试及跟踪有关本小节中所介绍接口的更多信息，请参阅 Intel Agilex 硬核处理器系统技术参考手册中的“CoreSight调试和跟踪”章节。
2.2.1.4. 使能 System Trace Macrocell (STM) Hardware Events
系统跟踪微单元硬件事件接口允许 FPGA中的逻辑将消息插入跟踪流。
请参阅 Intel Agilex 硬核处理器系统技术参考手册中的 CoreSight调试和跟踪章节了解更多有关System Trace Macrocell Hardware Events（系统跟踪宏单元硬件事件）接口的信息。
开启 Enable System Trace Macrocell Hardware Events选项使能 h2f_cs管道和f2h_stm_hw_events管道，该管道由单条总线 f2h_stm_hwevents[43…0]组成。
相关链接
CoreSight调试及跟踪有关本小节中所介绍接口的更多信息，请参阅 Intel Agilex 硬核处理器系统技术参考手册中的“CoreSight调试和跟踪”章节。
2.2.1.5. 使能 FPGA交叉触发接口
交叉触发接口（CTI）允许 FPGA逻辑中的触发器 source（拉电流）和 sink（灌电流）与嵌入式交叉触发器（ECT）连接。
请参阅 Intel Agilex 硬核处理器系统技术参考手册中的“CoreSight调试和跟踪”章节了解更多关于 FPGA交叉触发接口的信息。
如果该接口必须与 FPGA架构中的 Signal Tap II实例连接，则必须在 Platform Designer中保持禁用。开启 Enable FPGA Cross Trigger Interface选项使能 h2f_cti管道，该管道由如下信号组成：
• h2f_cti_trig_in [7..0]
• h2f_cti_trig_out_ack [7..0]
• h2f_cti_trig_out [7..0]
• h2f_cti_trig_in_ack [7..0]
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CoreSight调试及跟踪有关本小节中所介绍接口的更多信息，请参阅 Intel Agilex 硬核处理器系统技术参考手册中的“CoreSight调试和跟踪”章节。
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2.2.1.6. 使能 DDR Arm Trace Bus (ATB)
开启 Enable DDR Arm Trace Bus选项使能 ddr_atb_clock时钟输入和 ddr_atb_reset复位输入接口。
相关链接
CoreSight调试及跟踪有关本小节中所介绍接口的更多信息，请参阅 Intel Agilex 硬核处理器系统技术参考手册中的“CoreSight调试和跟踪”章节。
2.2.2. HPS-FPGA AXI桥接
图 7. Platform Designer HPS—FPGA AXI桥接
2.2.2.1. FPGA-to-HPS从接口
FPGA-to-HPS从接口允许 FPGA主接口向 HPS发布事务。可使用：
• Interface specification下拉菜单将该主接口配置 成 AXI-4或 ACE-lite。
• Enable/Data Width下拉菜单将主接口数据宽度配置为 128位，256位，或 512位。
• Interface address width可配置为 40至 20位，从而允许 FPGA架构访问大多数 HPS地址空间。为了在访问 HPS地址空间时，使 FPGA逻辑中的主接口地址宽度小于桥接，可使用Intel Address Span Extender组件。
• Interface destination配置事务的路线。该接口支持直接布线到 Cache Coherency Unit（CCU），SDRAM（旁路 CCU）或由 FPGA AXI-master控制的定制配置。
请参阅“使用地址范围组件扩展器”章节了解更多信息。
该桥接使能后，使得接口 f2h_axi_slave, f2h_axi_clock和 f2h_axi_reset可用。
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该接口允许 FPGA访问大多数 HPS从接口。当配置为 ACE-lite从接口后，该接口提供一个一致的存储器结构。FPGA架构中的其他接口标准，例如连接 Avalon Memory Mapped ( Avalon -MM)接口，可通过使用软逻辑适配获得支持。Platform Designer系统集成工具自动生成适配器逻辑以将 AXI 连接至 Avalon -MM接口。
注意: 选择 AXI或 ACE-Lite桥接后，hps_emif管道启用。
请参阅 Intel Agilex 硬核处理器系统技术手册中的 HPS桥接部分了解更多信息。
相关链接
• 使用 Address Span Extender组件 (第 33页)
• HPS-FPGA桥接请参阅 Intel Agilex 硬核处理器系统技术参考手册中的“HPS桥接”章节了解更多信息。
2.2.2.2. HPS至 FPGA AXI-4主接口
HPS-to-FPGA AXI -4 Master接口允许 HPS主接口向 FPGA架构发布事务。可使用：
• Enable/Data Width下拉菜单将主接口宽度配置为 32位，64位，或 128位。
• Bridge address width可配置为 32至 20位。该桥接使能后，使得接口h2f_axi_master，h2f_axi_clock和 h2f_axi_reset可用。
该桥接接受来自 FPGA架构的时钟输入并内部执行时钟域跨接。外露的 AXI 接口所运行的时钟域与由 FPGA架构提供的时钟相同。FPGA架构中的其他接口标准，例如连接 Avalon -MM接口，可通过使用软逻辑适配得到支持。Platform Designer系统集成工具自动生成适配器逻辑以将 AXI 连接到 Avalon -MM接口。
2.2.2.3. 轻型HPS至 FPGA主接口
轻型 HPS-to-FPGA接口，是一种低带宽控制接口，其允许 HPS主接口对 FPGA架构发布事务。Enable/Data Width下拉菜单限制为固定 32位数据宽度。Bridge address width可配置为 21位或 20位。使能该桥接后，接口 h2f_lw_axi_master，h2f_lw_axi_clock和h2f_lw_axi_reset可用。
该桥接接受来自 FPGA架构的时钟输入并内部执行时钟域跨接。外露的 AXI 接口所运行的时钟域与由 FPGA架构提供的时钟相同。FPGA架构中的其他接口标准，例如连接 Avalon -MM接口，可通过使用软逻辑适配得到支持。Platform Designer系统集成工具自动生成适配器逻辑以将 AXI 连接到 Avalon -MM接口。
2.2.3. HPS引导源
HPS SSBL Location下拉菜单允许从如下三个源中选择其一用于 HPS Second StageBootloader：
• 使用 SDM采用的引导闪存
• 使用 HPS SD/MMC闪存
• 使用 HPS NAND闪存
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图 8. Platform Designer HPS引导源
2.2.4. DMA控制器接口
DMA控制器接口允许 FPGA架构中的软 IP与 HPS中的 DMA控制器进行通信。在相应通道行的Enabled栏点击下拉菜单，可最多配置 8个单独的接口通道。每个 DMA外设请求接口管道f2h_dma<n>包含如下 3个信号，其中<n>对应 Platform Designer中已启用的指定请求接口：
• f2h_dma<n>_req—该信号用于请求使用 DMA的突发传输
• f2h_dma<n>_single—该信号用于请求使用 DMA的单字传输
• f2h_dma<n>_ack—该信号表示 DMA确认请求来自 FPGA
注意: FPGA DMA接口 6和 7通过 EMAC2 I2C DMA接口复用。
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图 9. Platform Designer DMA外设请求
2.2.5. 中断
中断部分分为两个子部分，FPGA-to-HPS和HPS-to-FPGA。
图 10. Platform Designer中断
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2.2.5.1. FPGA-to-HPS
开启 Enable FPGA-to-HPS Interrupts选项配置 HPS组件以提供 64个通用 FPGA-to-HPS接口，从而允许 FPGA架构中的软 IP触发MPU通用中断控制器（GIC）的中断。该中断通过以下32位接口实现：
• f2h_irq0—FPGA-to-HPS中断 0 至 31
• f2h_irq1—FPGA-to-HPS中断 32至 63
FPGA-to-HPS中断在 FPGA接口上为异步。HPS中，中断被同步到MPU的内部外设时钟（mpu_periph_clk）。
2.2.5.2. HPS-to-FPGA
表 3. HPS-to-FPGA中断接口下表列出 FPGA中断接口可用的 HPS，以及在其使能后可用的相应接口。
参数名称 参数说明 接口名称
Enable Clock Peripheral Interrupts 使能用于 HPS时钟管理器和 FPGA的MPU唤醒中断信号的接口
h2f_clkmgr_interrupt
Enable DMA Interrupts 使能用于 HPS DMA通道中断和 FPGA的DMA中止中断的接口
h2f_dma_interrupt0
h2f_dma_interrupt1
h2f_dma_interrupt2
h2f_dma_interrupt3
h2f_dma_interrupt4
h2f_dma_interrupt5
h2f_dma_interrupt6
h2f_dma_interrupt7
h2f_dma_abort_interrupt
Enable EMAC Interrupts 使能用于 FPGA的 HPS Ethernet MAC控制器中断的接口。使能中断之前，必须先在 PinMux Tab中使能 EMAC。
h2f_emac0_interrupt
h2f_emac1_interrupt
h2f_emac2_interrupt
Enable GPIO Interrupts 使能用于 FPGA的 HPS通用 IO（GPIO）中断的接口
2f_gpio0_interrupt
h2f_gpio1_interrupt
h2f_gpio2_interrupt
Enable I2C-EMAC Interrupts 使能用于 I2CEMAC的 HPS外设中断以驱动到 FPGA架构
h2f_i2c_emac0_interrupt
h2f_i2c_emac1_interrupt
h2f_i2c_emac2_interrupt
Enable I2C Peripherals Interrupts 使能用于 I2C0的 HPS外设中断以驱动到FPGA架构中。必须先在 Pin Mux Tab中使能 I2C再使能中断。
h2f_i2c0_interrupt
h2f_i2c1_interrupt
Enable L4 Timer Interrupts 使能用于 L4TIMER的 HPS外设中断以驱动到 FPGA架构
h2f_timer_l4sp_0_interrupt
h2f_timer_l4sp_1_interrupt
Enable NAND Interrupts 使能 FPGA的 HPS NAND控制器中断的接口。必须先在 Pin Mux Tab中使能 NANDIP Block再使能中断。
h2f_nand_interrupt
Enable SYS Timer Interrupts 使能用于 SYSTIMER的 HPS外设中断以驱动到 FPGA架构中。
h2f_timer_sys_0_interrupt
h2f_timer_sys_1_interrupt
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参数名称 参数说明 接口名称
Enable SD/MMC Interrupts 使能 FPGA的 HPS SD/MMC控制器中断的接口。必须先在 Pin Mux Tab中使能SD/MMC IP Block，才使能中断。
h2f_sdmmc_interrupt
Enable SPI Master Interrupts 使能 FPGA的 HPS SPI主接口控制器中断的接口。必须先在 Pin Mux Tab中使能 SPIMaster IP Block，再使能中断。
h2f_spim0_interrupt
h2f_spim1_interrupt
Enable SPI Slave Interrupts 使能 FPGA的 HPS SPI从接口控制器中断的接口。必须先在 Pin Mux Tab中使能 SPI IPBlock，再使能中断。
h2f_spis0_interrupt
h2f_spis1_interrupt
Enable ECC/Parity_L1 Interrupts 使能 ECC单位或双位错误以及 L1奇偶错误的 HPS外设中断，并驱动到 FPGA架构。
h2f_ecc_serr_interrupt
h2f_ecc_derr_interrupt
h2f_parity_l1_interrupt
Enable UART Interrupts 使能 FPGA的 HPS UART控制器中断的接口。必须先在 Pin Mux Tab中使能 UART IPBlock，然后再使能中断。
h2f_uart0_interrupt
h2f_uart1_interrupt
Enable USB Interrupts 使能 FPGA的 HPS USB控制器中断的接口。必须先在 Pin Mux Tab中使能 NANDIP Block再使能中断。
h2f_usb0_interrupt
s2f_usb1_interrupt
Enable Watchdog Interrupts 使能 FPGA的 HPS看门狗（watchdog）中断的接口
h2f_wdog0_interrupt
h2f_wdog1_interrupt
2.3. HPS时钟和复位
HPS Clocks and Reset是 HPS组件 5个选项卡中的第 2个，该选项卡下分 3个选项卡：Input Clocks，Internal Clocks and Output Clocks和 Resets。
图 11. Platform Designer HPS时钟和复位选项卡
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2.3.1. 输入时钟
Input Clocks选项卡由 3个子部分组成：External Clock Source，FPGA-to-HPSClocks Source和 Peripheral FPGA Clocks。
图 12. Platform Designer输入时钟子选项卡
2.3.1.1. 外部时钟源
EOSC clock frequency字段用于指定驱动主 HPS PLL的 hps_osc_clk管脚输入时钟频率。
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图 13. Platform Designer外部时钟源子窗口
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2.3.1.2. FPGA-to-HPS时钟源
开启 Enable FPGA-to-HPS free clock选项使能 f2h_free_clk时钟输入。这个是主 HPS的备用输入，从 FPGA架构驱动而来，而非专用 hps_osc_clk管脚。是否开启 EnableFPGA-to-HPS free clock选项要视对该管脚的需求而定。
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图 14. Platform Designer FPGA-to-HPS时钟源子窗口
有关该时钟的更多信息，请参阅 Intel Agilex 器件数据表。
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2.3.1.3. 外设 FPGA时钟
图 15. Platform Designer外设 FPGA时钟子窗口
下表提供关于“Peripheral FPGA Clocks”（外设 FPGA时钟）子窗口中每个参数的说明。
表 4. 外设 FPGA时钟参数说明
参数名称 参数说明
EMAC 0 (emac0_md_clk clock frequency) 如果 EMAC 0外设布线到 FPGA，则请使用输入字段指定 EMAC 0MDIO时钟频率
EMAC 0 (emac0_gtx_clk clock frequency) 如果 EMAC 0外设布线到 FPGA，则请使用输入字段指定 EMAC 0发送时钟频率
EMAC 1 (emac1_md_clk clock frequency) 如果 EMAC 1外设布线到 FPGA，则请使用输入字段指定 EMAC 1MDIO时钟频率
EMAC 1 (emac1_gtx_clk clock frequency) 如果 EMAC 1外设布线到 FPGA，则请使用输入字段指定 EMAC 1发送时钟频率
EMAC 2 (emac2_md_clk clock frequency) 如果 EMAC 2外设布线到 FPGA，则请使用输入字段指定 EMAC 2MDIO时钟频率
EMAC 2 (emac2_gtx_clk clock frequency) 如果 EMAC 2外设布线到 FPGA，则请使用输入字段指定 EMAC 2发送时钟频率
SD/MMC (sdmmc_cclk) 如果该外设管脚复用被配置为布线到 FPGA架构，则请使用输入字段指定 SD/MMC sdmmc_cclk时钟频率
SPIM 0 (spim0_sclk_out clock frequency) 如果 SPI master 0外设布线到 FPGA，就请使用输入字段指定 SPImaster 0输出时钟频率
SPIM 1 (spim1_sclk_out clock frequency) 如果 SPI master 1外设布线到 FPGA，就请使用输入字段指定 SPImaster 1输出时钟频率
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参数名称 参数说明
I2C0 (i2c0_clk clock frequency) 如果 I2C 0外设布线到 FPGA，则请使用输入字段指定 I2C 0输出时钟频率
I2C1 (i2c1_clk clock frequency) 如果 I2C 1外设布线到 FPGA，则请使用输入字段指定 I2C 1输出时钟频率
I2CEMAC0 (i2cemac0_clk) 如果该外设管脚复用被配置为布线到 FPGA架构，则请使用输入字段来指定 I2CEMAC0 i2cemac0_clk时钟频率
I2CEMAC1 (i2cemac1_clk) 如果该外设管脚复用被配置为布线到 FPGA架构，则请使用输入字段指定 I2CEMAC1 i2cemac1_clk时钟频率
I2CEMAC2 (i2cemac2_clk) 如果该外设管脚复用被配置为布线到 FPGA架构，则请使用输入字段来指定 I2CEMAC0 i2cemac0_clk时钟频率
2.3.2. 内部时钟和输出时钟
Internal Clocks and Output Clocks选项卡由 5个子部分组成：Main PLL OutputClocks – Desired Frequencies，HPS to FPGA User Clocks，HPS PeripheralClocks – Desired Frequencies，Clock Sources和 PLL Report。
图 16. Platform Designer 内部时钟和输出时钟子选项卡
2.3.2.1. 主 PLL输出时钟–所需频率
该部分允许您控制MPU时钟频率。Default MPU clock frequency字段显示基于所选器件的速率级别而默认的MPU最高频率。可查看Override default MPU clock frequency复选框，在 Custom MPU clock frequency 字段中手动输入一个低于默认MPU时钟频率的较低频率。
有关最高MPU时钟频率的更多信息，请参阅 Intel Agilex Device Data Sheet。
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2.3.2.2. HPS至 FPGA用户时钟
开启 Enable HPS-to-FPGA User0 clock或 Enable HPS-to-FPGA User1 clock选项，使能两个可用 HPS PLL其中之一输出到 FPGA。可将用户时钟连接到在 FPGA中例化的逻辑。使能 HPS-to-FPGA用户时钟后，时钟频率字段显示基于所选器件速率级别而默认的用户时钟最高频率。用户时钟可手动改写，并从外设 PLL或主 PLL生成。
2.3.2.3. HPS外设时钟–所需频率
您在本节中提供的时钟频率都会由 Platform Designer中生成的 Synopsys* DesignConstraints File (.sdc)报告出来。系统生成系统.qip文件时会引用.sdc文件内容。着灰色的复选框显示各个时钟的频率，并仅可通过更改 L3源时钟频率或更改相应时钟分频器对其进行更改。
注意: 本功能的 GUI界面即将更改为 Intel Quartus Prime Pro Edition版本 19.3。
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2.3.2.4. 时钟源
本部分中的下拉菜单控制 HPS时钟管理器中的多路复用器，以选择相应 PLL或时钟的源。仅当某些外设使能后，其相应下拉菜单随之开启。使能 Input Clocks选项卡的下拉菜单后，才可用其中的FPGA to HPS Free时钟选项。
注意: 如果需要使用 FPGA to HPS自由时钟作为 hps_osc_clk pin的输入，则必须为Main PLLreference clock source和 Peripheral PLL reference clock source选择该选项。
您还可以通过使能Override selected clock sources选项改写已选时钟源。
2.3.2.5. PLL报告
本小节显示有关 HPS PLL的计算参数以及主时钟和外设时钟频率的信息。
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2.3.3. 复位
图 17. Platform Designer复位子选项卡
• 开启 Enable HPS warm reset handshake signals选项使能另一对复位握手信号（handshake signal）以允许软逻辑通知 HPS可安全启动 FPGA架构的热复位。开启该选项将显现 h2f_warm_reset_handshake管道，该管道由信号h2f_pending_rst_req_n和 f2h_pending_rst_ack_n组成。
• 开启 Enable HPS-to-FPGA cold reset output选项显现 h2f_coldreset 复位输出接口。当 HPS处于冷复位时，该信号被置位。
• 开启 Enable watchdog reset选项显现 h2f_watchdog_rst复位输出接口，且当触发HPS看门狗定时器时，该信号被置位。
• How SDM handles HPS watchdog reset下拉菜单为编译后的位元流（bitstream）提供输入，以指导 SDM将 HPS看门狗复位置位作为HPS Cold reset，HPS warm reset或 HPS Cold reset and trigger a remote update处理。
2.4. HPS EMIF
HPS支持一个 DDR4接口。
注意: • Intel Quartus Prime Pro Edition 19.2中，仅在未使用 FPGA-to-HPS接口，且未勾选SDRAM选项卡使能复选框时，HPS EMIF管道为禁用。
• Intel Quartus Prime Pro Edition 19.3中，SDRAM选项卡将被移除，并将通过使用或未使用 FPGA-to-HPS接口来使能或禁用 EMIF管道。
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图 18. Platform Designer显示 FPGA接口选项卡的 hps_emif管道
图 19. Platform Designer显示 System View中的 hps_emif
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图 20. Platform Designer显示 SDRAM选项卡中的 hps_emif管道
相关链接
• HPS EMIF设计考量请参阅 Intel Agilex SoC器件设计指南中的本小节了解更多信息。
• 外部存储器接口请参阅 Intel FPGA和可编程器件支持网页中的该部分了解更多信息。
• 外部存储器接口 Intel Agilex FPGA IP用户指南了解有关 HPS Intel Agilex FPGA IP的外部存储器接口的更多信息
2.5. I/O延迟
I/O Delays选项卡是 HPS组件 5个选项卡中的第 4个，其允许将可选延迟链添加到任何 48个HPS专用 I/O管脚的输入和输出。每个下拉菜单都支持在相应 I/O管脚的如下选项之间进行选择：
• Zero_chain_dly—输入或输出信号旁路延迟链
• Chain_dly—输入或输出信号通过最小延迟链路径
• One_chain_dly to thirty_chain_dly—输入或输出信号经过 1到 30个延迟链，以及最小延迟链路径
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图 21. Platform Designer I/O延迟
图 22. 3-Chain-Delays示例
有关延迟时序的更多信息，请参阅 Intel Agilex 器件数据表。
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2.6. Pin MUX和外设
Pin MUX and Peripherals选项卡包含 3个子窗口：Pin Mux GUI，Pin Mux Report和EMAC ptp interface。
图 23. Platform Designer Pin Mux和外设
2.6.1. Pin Mux GUI
Pin MUX GUI部分包含 2个选项卡：Auto-Place IP和 Advanced。
2.6.1.1. Auto-Place IP
Auto-Place IP选项卡中包含的 HPS外设列表，表示可使能所列外设并将其布线到 HPS I/O或FPGA。
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图 24. Platform Designer Auto-Place IP子选项卡
可使能如下类型的外设：
• NAND Flash Controller
• SD/MMC Controller
• Ethernet Media Access Controller
• USB 2.0 OTG Controller
• I2C Controller
• UART Controller
• SPI Master
• SPI Slave
• CoreSight Debug and Trace
• GPIO
请参阅 Intel Agilex 硬核处理器系统技术手册了解有关每个 HPS外设的更多信息。
可使用每个外设旁的下拉菜单使能每个外设类型的 1个或多个实例。使能后，一些外设还具备针对其功能的更多特定设置。一旦选择某个外设，就必须点击 Apply Selections按钮以使能所选外设。点选 Apply Selections按钮后会触发 HPS组件对发送到 HPSI/O的已使能外设信号进行最佳自动布局。该操作会覆盖已在 Advanced选项卡中已选择的所有设置。可在 Auto-Place IP选项卡右边的 I/O Selections部分查看此次布局的结果。所有消息，如外设信号布局失败，将会出现在 I/O Selections部分的消息框中。
如果使能 NAND，SD/MMC或 TRACE外设，则还有其他选项可进一步指定布线布线到 HPS I/O的接口的所需位宽。如果使能任何 EMAC，那么相应 Interface和 PHY Options下拉菜单可用于指定所需的 EMAC参数。
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2.6.1.2. Advanced
Advanced选项卡分为 2个子选项卡，Advanced IP Placement和 Advanced FPGAPlacement。
Advanced IP Placement
Advanced IP Placement选项卡支持更详细了解 HPS专用 I/O象限空间中的每个外设管脚的位置。每个位置都有一个下拉选择菜单，可由此选择布线到管脚位置的外设 I/O。每个下拉菜单对应该处 pinmux（管脚多路复用）的可用输入。仅在按下 Apply Selections按钮后，对下拉菜单的更改才会生效。Advanced IP Placement选项卡中的更改会转接至 Auto-Place IP 选项卡中。Pin Mux Report 和 EMAC ptp interface 部分与 Auto-Place IP选项卡中的该部分内容相同
图 25. Platform Designer高级子选项卡
Advanced FPGA Placement
如果在 Auto-Place IP选项卡中使能了这些外设并将其分配给 FPGA，则可使用 AdvancedFPGA Placement将指定外设布线 到 FPGA。SD/MMC，NAND和 TRACE位宽的类似选项支持指定布线到 FPGA的接口宽度。当按下 Apply Selections 按钮后，下拉菜单中的更改才会生效。Advanced FPGA Placement 选项卡中的更改会结转至 Auto-Place IP选项卡。PinMux Report和 EMAC ptp interface部分与 Auto-Place Ip选项卡中的部分相同。选项卡中的部分相同。
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图 26. Platform Designer高级 FPGA布局子选项卡
2.6.2. Pin Mux Report
Pin Mux Report （管脚多路复用报告）部分详细说明器件的物理管脚映射到每个 HPS I/O位置。
2.6.3. EMAC ptp Interface
Emac ptp interface部分有开启每个 EMAC的选项以使能 Precision Time Protocol (ptp)FPGA接口。但仅当 EMAC被布线到 HPS管脚时，才可使用这些选项。使能后，这些信号emac<n>_ptp_pps_o， emac<n>_ptp_aux_tx_trig_i，emac<n>_ptp_tstmp_data，emac<n>_ptp_tstmp_en以及 emac_ptp_ref_clock时钟接口可用。EMAC布线到 FPGA管脚后，这些信号自动包含到 emac<n> 管道中。
2.7. 生成和编译HPS组件
生成和编译一个 HPS设计的过程与任何其他 Platform Designer工程的处理非常相似。执行如下步骤：
1. 使用 Platform Designer生成设计。所生成的文件包含一个.sdc文件带有时钟时序约束内容。如果同时使能仿真，则还会生成仿真文件。
2. 将<qsys_system_name>.qip添加到 Intel Quartus Prime工程。<qsys_system_name>.qip是作为 HPS组件使用的 Intel Quartus Prime IP File，由Platform Designer生成。
注意: Platform Designer生成的管脚分配位于.qip文件中。
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图 27. Platform Designer显示管脚分配
3. 使用 Intel Quartus Prime软件执行分析和综合。
4. 使用 Intel Quartus Prime软件编译设计。
5. 可选择性反标（back-annotate）SDRAM管脚约束，以消除下次编译设计时的管脚分配警告。
2.8. 使用 Address Span Extender组件
可配置 FPGA-to-SoC桥接存储器映射接口以将其整个地址空间分别显示予 132GB和128GBFPGA架构。地址跨度扩展器（address span extender）组件可提供一个存储器映射窗口，可进入其掌握的地址空间。使用地址跨度扩展器，使得掌控较小地址跨度的 FPGA可访问经FPGA桥接显现的整个地址空间。
可在软逻辑主接口和 FPGA-to-SoC桥接之间使用地址跨度扩展器。该组件可减少主接口寻址位于HPS中存储器 映射从接口时所需的地址位数。
下图所示实例中，HPS组件中的桥接被配置为 32位宽地址（4GB地址跨度）。
图 28. Address Span Extender组件HPS系统中使用的 2个地址跨度扩展器组件。
M S M 4 GB1 GB
Nios IIProcessor
Address SpanExtender S
FPGA-to-SoCBridge
HPS
Platform Designer System
1GBWindow
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还可在 HPS-to-FPGA方向上使用地址跨度扩展器，且用于 FPGA中的从接口。该情况下，HPS-to-FPGA桥接会显示 FPGA中有限的，可变地址空间，进而可使用地址跨度扩展器将其分页。
例如，假设 HPS-to-FPGA桥接跨度为 1-GB，HPS需要访问器件的 FPGA部分中 3个独立 1-GB存储器。要实现该目标，HPS编程地址跨度扩展器以便每次访问 FPGA中的 1个 SDRAM (1-GB)。此技术常称为“分页”或“开窗”。
有关 Intel Span Extender的更多信息，请参阅 Intel Quartus Prime Pro Edition用户指南：平台设计程序（Platform Designer）中的地址跨度扩展器（Address Span Extender）部分。
相关链接
Intel Quartus Prime Pro Edition用户指南：Platform Designer
2.9. 配置HPS组件修订历史
表 5. 文档修订历史
文档版本 修订内容
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