UNIVERSIDAD NACIOANL MAYOR DE SAN MARCOS

2011-IIUNIVERSIDAD NACIOANL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA ELECTRNICA Y ELCTRICAESCUELA ACADMICO PROFESIONAL DEINGENIERA ELECTRNICA

Curso: Laboratorio de Circuitos Digitales II

Trabajo:Informe Final N2

Tema: Circuitos Latch y Flip-Flop

Alumnos:Fernandez Pozo, Harold Christofer 12190097Soberon Tejada, Brandon Fernando 12190170Profesor:Ing. Oscar Casimiro Pariasca

2014

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOSFACULTAD DE INGENIERIA ELECTRONICALABORATORIO DE CIRCUITOS DIGITALES II

I. LABORATORIO 7: CIRCUITOS LATCH Y FLIP FLOPProfesor: Ing. Oscar Casimiro Pariasca.II. OBJETIVO:1. Analizar el principio de funcionamiento de los flip-flops RS, D, JK y T utilizados comercialmente2. Identificar las diferencias entre un Flip-Flop y un Latch de tipo D.3. Observar el efecto del reloj en los Flip-Flop temporizados y la sincrona de las entradas y salidas.4. Implementar circuitos utilizando estos dispositivos de almacenamiento.III. MATERIALES y EQUIPO: Protoboard, cables de conexin. CI. TTL :7400, 7402, 7404, 7408, 7474, 7475, 7476 , otros flip-flops ( 74112) Resistencia (4 x 120 ohm Watt; 4 x 1K ohm; LEDs x 4). Fuente de C.C. +5 voltios, VOM.

IV. MARCO TERICOUn biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones.[1] Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en: Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas. La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.Los biestables se crearon para eliminar las deficiencias de los latches.Biestable RSDispositivo de almacenamiento no temporal de 14 estados (alto y bajo), cuyas entradas principales permiten al ser activadas: R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida. S: el grabado (set en ingls), puesta a 1 nivel alto de la salida Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.).

Biestable D (Delay)El flip-flop D resulta til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj.

Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos: Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (Latch en ingls). Activo por flanco (de subida o de bajada). La ecuacin caracterstica del biestable D que describe su comportamiento es:

Biestable T (Toggle)Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T.

La ecuacin caracterstica del biestable T que describe su comportamiento es:

Biestable JK (Jump Keep)Es verstil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no validas como ocurre en el S-R.

Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas: J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida. Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.La ecuacin caracterstica del biestable JK que describe su comportamiento es:

V. PROCEDIMIENTO EXPERIMENTAL: 1. Latch SR con puertas NOR y NAND Completar la tabla de verdad y el diagrama de seales para los circuitos mostrados. Utilizar compuertas 74LS02 y 74LS00

Compare los resultados de la tabla 1.b. con los obtenidos en la tabla 1.a.2. Obtenga la tabla de verdad, para este circuito. Simule el pulso de reloj con el interruptor CLK. Anote los resultados en la siguiente tabla 1.2. Compare las dos tablas: Cul es la diferencia? ConcluyaEn el siguiente circuito Latch SR con puertas NAND, verificar que responde a la misma tabla de verdad:

3. Verificar la tabla de verdad de un Flip Flop tipo D - (Implementado a partir de un S-R)Tenga cuidado de establecer en el circuito las condiciones inciales correctas. Observe que se tiene una entrada de reloj activa por nivel 1Anote los resultados en la tabla. Tenemos en este caso algn estado de indeterminacin?

En este caso no hay indeterminacin.4. Latch D y Flip-Flop DLos conceptos de Latch y Flip-Flop a veces son tomados (errneamente) como sinnimos. La principal diferencia radica en que un Latch responde al nivel (ya sea alto o bajo) de una seal de reloj, mientras que un Flip-Flop solo lo hace nicamente en las transiciones (ascendentes o descendentes). Verificar la operacin del flip flop 74LS74 - tipo D. Verificar las entradas de PRESET y CLEAR. Mostrar un Diagrama de tiempos para las seales D, CK y Q.

Verificar la operacin del Latch 74LS75 - tipo D. Mostrar un diagrama de tiempos para las seales D, EN y Q.

5. Flip-Flop JK Verificar la operacin del flip flop 74LS76 y del 74LS112. Cmo es la frecuencia de la seal de salida respecto a la seal de entrada?

Observamos que el periodo de la salida es el doble, por lo tanto:

VI. CUESTIONARIO FINAL:1) Analizar los resultados obtenidos en la parte experimental1. Latch SR con puertas NOR y NAND Latch SR con puertas NOR

Realizando la simulacin:

SRQ (t)Q (t)entradastericolaboratoriosimulacin

SRQ(t+1)Q(t+1)Q(t+1)Q(t+1)Q(t+1)Q(t+1)

00Q(t)Q(t)Q(t)Q(t)Q(t)Q(t)

01010101

10101010

11xxxxxx

Latch SR con puertas NAND

Realizando la simulacin:

SRQ (t)Q (t)entradastericolaboratoriosimulacin

SRQ(t+1)Q(t+1)Q(t+1)Q(t+1)Q(t+1)Q(t+1)

00xxxxxx

01101010

10010101

11Q(t)Q(t)Q(t)Q(t)Q(t)Q(t)

2. Flip Flop SRComparamos los resultados tericos con los obtenidos experimentalmente:TericoCLK = 0CLK = 1

Q(t)RSQ(t+1)Q(t+1)Q(t+1)Q(t+1)

000Q(t)Q(t)01

001Q(t)Q(t)10

010Q(t)Q(t)01

011Q(t)Q(t)xx

100Q(t)Q(t)10

101Q(t)Q(t)10

110Q(t)Q(t)01

111Q(t)Q(t)xx

LaboratorioCLK = 0CLK = 1

Q(t)RSQ(t+1)Q(t+1)Q(t+1)Q(t+1)

000Q(t)Q(t)01

001Q(t)Q(t)10

010Q(t)Q(t)01

011Q(t)Q(t)xx

100Q(t)Q(t)10

101Q(t)Q(t)10

110Q(t)Q(t)01

111Q(t)Q(t)xx

Realizando la simulacin:

CLOCKSRQ(t)

simulacinCLK = 0CLK = 1

Q(t)RSQ(t+1)Q(t+1)Q(t+1)Q(t+1)

000Q(t)Q(t)01

001Q(t)Q(t)10

010Q(t)Q(t)01

011Q(t)Q(t)xx

100Q(t)Q(t)10

101Q(t)Q(t)10

110Q(t)Q(t)01

111Q(t)Q(t)xx

3. Flip Flop tipo D a partir de un S-R.Tipo D:

Aplicando Karnaugh:

CLOCKDQ(t)Q(t)tericolaboratoriosimulacin

CLKQ(t)DQ(t+1)Q(t+1)Q(t+1)Q(t+1)Q(t+1)Q(t+1)

000Q(t)Q(t)Q(t)Q(t)Q(t)Q(t)

001Q(t)Q(t)Q(t)Q(t)Q(t)Q(t)

010Q(t)Q(t)Q(t)Q(t)Q(t)Q(t)

011Q(t)Q(t)Q(t)Q(t)Q(t)Q(t)

100010101

101101010

110010101

111101010

4. Latch D y Flip Flop D Preset y clear en 74LS74-tipo D.

CLOCKDQ(t)Activando el clear:

Observamos la salida Q=0Activando el Preset:

Observamos la salida Q=1. Latch 74LS75-tipo D.

DENQ(t)Observamos que el Latch solo funciona para el nivel alto del EN.5. Flip Flop JK (74LS76)

2) Explique las diferencias entre sistemas lgicos secuenciales sncronos y asncronos.Los sistemas digitales pueden operar en forma asncrona o sncrona. En los sistemas asncronos, las salidas de los circuitos lgicos pueden cambiar de estado en cualquier momento en que una o ms de las entradas cambie. En los sistemas sncronos los tiempos exactos en que alguna salida puede cambiar de estado se determinan por medio de una seal denominada reloj o clock. Esta seal de reloj consiste en una serie de pulsos rectangulares o cuadrados como se muestra en la figura.

Los circuitos digitales ASNCRONOS son muy complicados en lo que a diseo y reparacin se refiere, ya que, al encontrarnos con una falla en un circuito de 10 registros interconectados, el rastreo de los cambios en todas las compuertas nos provocara un severo dolor de cabeza.Los circuitos digitales SNCRONOS son ms fciles de disear y reparar, debido a que los cambios de las salidas son eventos "esperados" (ya que fcilmente podemos saber el estado de cada una de las entradas o salidas sin que estas cambien repentinamente), y los cambios dependen del control de una sola seal aplicada a todos los registros, la seal de RELOJ. Asncrono: las salidas cambian independientemente del reloj. Sncrono: las salidas cambian en los flancos de subida o bajada del pulso de reloj.3) Generacin del flanco de un pulso: En el circuito mostrado utilizamos el retardo de la puerta NOT que limita la frecuencia de trabajo, para conseguir que el pulso efectivo del reloj CK dure unos pocos nanosegundos. Cmo solucionara si el retardo por la puerta NOT no fuese suficiente?

El correcto funcionamiento del detector de flancos depende del tiempo que se retarde la seal B con respecto a la seal A; en el circuito mostrado esto depende nicamente de la puerta NOT, este intervalo de tiempo (dado en nanosegundos) debe ser el adecuado como para que la puerta AND responda correctamente. Si el retardo es mucho ms corto que el tiempo de respuesta de la compuerta AND, entonces no se efectuar el pulso de salida. Una solucin a esto es agregar ms inversores en serie al que ya se encuentra en el circuito (de modo que el numero de inversores sea una cantidad impar, de lo contrario, la salida no ser la pulsante esperada), con esto aumentamos el tiempo de retardo de la seal B y la salida del AND estar activa en alto por unos cuantos nanosegundos cada vez que se d una transicin de pendiente positiva en la seal CK.Esto se puede implementar haciendo uso de las hojas de caractersticas de los C.I.s. 74LS04 (NOT) y 74LS08 (AND). A continuacin se muestran los tiempos de respuesta y retardo de ambas puertas.Tiempos para el 74LS08:SymbolConditionMin.Max.Units

tPLHCL=15pFRL=40027ns

tPHL19ns

Tiempos para el 74LS04:SymbolConditionMin.Max.Units

tPLHCL=15pFRL=2K310ns

tPHL310ns

Observando estos valores, calculamos que en el mejor de los casos se necesitaran 3 puertas NOT para la construccin del generador de flancos; en el peor de los casos seran necesarias 9 puertas.4) Cul es la finalidad de un Latch y un Flip Flop?

Latch.Un latch (LAT MEMORI INGLET) es un circuito electrnico usado para almacenar informacin en sistemas lgicos asncronos. Un Latch puede almacenar un bit de informacin. Los latches se pueden agrupar, algunos de estos grupos tienen nombres especiales, como por ejemplo el 'latch quad ' (que puede almacenar cuatro bits) y el 'latch octal' (ocho bits). Los latches son dispositivos biestables que no tienen entrada de reloj y cambian el estado de salida solo en respuesta a datos de entrada, mientras que los biestables cuando tienen data de entrada cambian el estado de salida en respuesta a una entrada de reloj. Flip-flop.Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz de permanecer en un estado determinado o en el contrario durante un tiempo indefinido. Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en: Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.Los biestables se crearon para eliminar las deficiencias de los latches.

5) Explique el funcionamiento del flip-flop RS sncrono implementado con puertas NAND? Cmo deben ser los pulsos de reloj? Muestre con una tabla de verdad.Qu sucede con las salidas si, mientras el pulso de reloj Ck est en 1, se producen cambios en las entradas S y/o R?Explique el caso cuando un biestable es activado con flancos de pulsos de reloj.Cul es la ecuacin caracterstica de un biestable R-S sncrono?

El flip-flop RS es un dispositivo asncrono. No opera en conjuncin con un reloj o dispositivo de temporizacin. El flip-flop RS sncrono opera en conjuncin con un reloj, en otras palabras opera sincronizadamente. Su smbolo lgico se muestra a continuacin. Es igual a un flip-flop RS aadindole una entrada de reloj.

El flip-flop RS sncrono puede implementarse con puertas NAND. En las siguientes ilustraciones vemos primero como se aaden dos puertas NAND al flip-flop RS para construir un flip-flop RS sncrono. Las puertas NAND 3 y 4 aaden la caracterstica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operacin del flip-flop RS sncrono. El modo de mantenimiento se describe en la primera lnea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este modo tambin puede llamarse de "inhabilitacin" del FF. La lnea 2 es el modo de reset. La salida normal Q se borrar cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperar hasta que el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe el modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1. La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las entradas estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.

En la tabla podemos observar que las casillas en donde va el estado del CLOCK estn en blanco, pues, en su mayora los flip-flop se activan los flancos de cada pulso del clock, es decir, por la transicin del nivel bajo al alto (flanco de subida) o del nivel alto al bajo (flanco de bajada). Esto es de cierta manera una forma de mantener la salida del flip-flop en los casos en que las entradas varen durante la duracin del pulso ya que el flip-flop solo va a conmutar durante la transicin misma del pulso.Ya que tenemos la tabla de verdad del flip-flop, podemos recrear su diagrama de Karnaugh y a partir de este desarrollar su ecuacin caracterstica:

De este diagrama concluimos:

6) Muestre una tabla de resumen con las ecuaciones caractersticas obtenidas a partir de las tablas de verdad para los biestables SR, JK, D, T.

Flip Flop tipo RS:Tabla de verdadRS

0000

0011

0101

0111

1000

1010

110NP

111NP

Mapa de Karnaught

01

11

xX

00

Ecuacin caracterstica:

Flip Flop tipo JK:Tabla de verdad

JK

0000

0011

0100

0110

1001

1011

1101

1110

Mapa de Karnaught

01

00

10

11

Ecuacin caracterstica:

Flip Flop D:Tabla de verdad

D

000

010

101

111

Mapa de Karnaught

00

D11

Ecuacin caracterstica

Flip Flop T:

Tabla de verdad

T

000

011

101

110

Mapa de Karnaught

01

T10

Ecuacin caracterstica

7) Complete la siguiente tabla de valores de excitacin de unos flip-flop necesarios para producir los cambios de estado indicados en el flip-flop, donde X indica el estado presente y Y el siguiente estado y deseo del flip-flop:Estado ActualEstado SiguienteFlip-Flop JKFlip-Flop DFlip-Flop SRFlip-Flop T

XYJKDSRT

000X00X0

011X1101

10X10011

11X01X00

8) Determinar la forma de onda de salida Q para un flip-flop tipo D, para las formas de onda de entrada:Para el flip-flop:

9) Determinar la forma de onda de salida Q del flip-flop tipo JK, para las formas de onda de entrada J=K=0.

Procedemos a analizar la salida Q del flipflop con respecto a los pulsos del Clock:

10) Utilice los manuales de especificaciones de TTL y CMOS y haga una lista de dos flip-flops con seal de reloj disparado por flanco de subida y otros dos flip-flops con seal de reloj disparado por flanco de bajada. Dibuje el diagrama de terminales de estos circuitos.

Flip Flop T (Toggle)Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T cambia de estado ("Toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de unbiestable JK, unin que se corresponde a la entrada T.La ecuacin caracterstica del biestable T que describe su comportamiento es:

FLIPFLOP TIPO D (DELAY)El flip-flop D resulta til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj.Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (Latchen ingls).Activo por flanco (de subida o de bajada).Laecuacincaracterstica del biestable D que describe su comportamiento es:

VII. CONCLUSIONES Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Todos los diseadores usan el nombre de flip-flop para un dispositivo secuencial que muestre sus entradas y cambia sus salidas en tiempos determinados por una seal de reloj. En los sistemas asncronos, las salidas de los circuitos lgicos pueden cambiar de estado en cualquier momento en que una o mas de las entradas cambie. En los sistemas sncronos los tiempos exactos en que alguna salida puede cambiar de estado se determinan por medio de una seal denominada reloj o clock. Existen dos entradas adicionales en el biestable JK muy importantes: La entrada PRESET (poner), que sirve para poner directamente en el biestable un 1 en la salida Q y la entrada CLEAR (borrar), que sirve para poner en 0 en la salida Q. Estas entradas son asincrnicas, lo que significa que tendrn efecto sin importar el estado del reloj y/o las entradas J y K. Es importante no activar simultneamente estas dos entradas.VIII. BIBLIOGRAFIA http://members.fortunecity.com/jhilrdz/flipflop.htm http://www.kumbaya.name/ci1210/leccion%209%20circuitos%20secuenciales/Circuitos%20Secuenciales%20s%C3%ADncronos.htm http://www.forosdeelectronica.com/tutoriales/flip-flops.htm http://ladelec.com/teoria/electronica-digital/195-flip-flop-jk http://www.unicrom.com/dig_biestable_JK_SET_CLEAR_tabla_verdad.asp

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