インテル Quartus Prime タイミング・アナライザー …...インテル® Quartus® Prime タイミング・アナライザ ー・クックブック 2017.11.21 MNL-01035
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使い始めユーザーガイド インテル ® Quartus ® Prime プロ・エディション インテル ® Quartus ® Prime 開発デザインスイートの更新情報: 18.0 更新情報 フィードバック UG-20129 | 2018.05.07 最新版をウェブからダウンロード: PDF | HTML
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使い始めユーザーガイドインテル® Quartus® Prime プロ・エディション
インテル® Quartus® Prime 開発デザインスイートの更新情報: 18.0
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UG-20129 | 2018.05.07
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目次
1. インテル® Quartus® Prime プロ・エディションの紹介 .................................................................41.1. インテル Quartus Prime のソフトウェア版の選択............................................................. 51.2. インテル Quartus Prime プロ・エディション改訂履歴..........................................................6
2. インテル Quartus Prime プロジェクトの管理............................................................................ 82.1. インテル Quartus Prime プロジェクトの理解...................................................................92.2. 基本的なプロジェクト情報の表示................................................................................. 10
2.2.1. Project Reports トの表示.............................................................................112.2.2. プロジェクト・メッセージの表示........................................................................ 12
2.3. Compilation Dashboard の使用................................................................................142.4. Project Settings の管理.......................................................................................... 15
2.4.1. Project Settings の 適化............................................................................172.5. ロジック・デザイン・ファイルの管理.................................................................................18
2.5.1. デザイン・ライブラリーの組み込み..................................................................... 192.6. タイミング制約の管理...............................................................................................202.7. インテル FPGA IP コアの紹介....................................................................................20
2.7.1. IP Catalog とパラメーター・エディター...............................................................212.7.2. IP コアの生成 ( インテル Quartus Prime プロ・エディション).................................. 252.7.3. IP バリエーションの変更................................................................................312.7.4. 期限切れの IP コアのアップグレード..................................................................322.7.5. インテル FPGA IP コアのシミュレーション......................................................... 372.7.6. 他の EDA ツールでの IP コアのを同期............................................................... 462.7.7. HDL での直接インスタンス化.......................................................................... 462.7.8. IEEE 1735 暗号化規格のサポート................................................................... 47
2.8. 他の EDA ツールの統合............................................................................................ 482.9. プロジェクトのエクスポート、アーカイブ、および移行........................................................... 48
2.9.1. コンパイル・データベースのエクスポート..............................................................492.9.2. プロジェクトのアーカイブ...............................................................................522.9.3. 外部リビジョン・コントロールの使用...................................................................542.9.4. オペレーティング・システム間でのプロジェクトの移行...............................................55
2.10. コンパイル結果に影響を与える要因.............................................................................572.11. プロジェクト管理のベスト・プラクティス.........................................................................572.12. API のスクリプト...................................................................................................59
2.12.1. Project Settings のスクリプト......................................................................602.12.2. Create Revision のコマンド........................................................................ 602.12.3. Delete Revision のコマンド........................................................................ 602.12.4. Get Project Revisions のコマンド................................................................ 602.12.5. Set Current Revision のコマンド................................................................. 602.12.6. プロジェクト・アーカイブのコマンド..................................................................60
2.13. プロジェクト管理の改訂履歴..................................................................................... 61
3. Quartus II ソフトウェアによるデザイン・プランニング..................................................................643.1. Quartus II ソフトウェアによるデザイン・プランニング........................................................ 643.2. デザイン仕様の作成................................................................................................. 643.3. 知的財産コアの選択.................................................................................................65
目次
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3.4. システムデザインにおける Platform Designer およびスタンダード・インタフェースの使用.............. 653.5. デバイスの選択.......................................................................................................66
3.5.1. デバイスの移行プランニング........................................................................... 663.6. 開発キット リソース................................................................................................. 67
3.6.1. 新しいプロジェクト用の開発キットの指定............................................................673.6.2. 既存プロジェクトの開発キットの指定................................................................. 683.6.3. EPM240G のピン・アサインメント.....................................................................68
3.7. デバイス・プログラミング/コンフィグレーションのプランニング............................................... 693.8. 消費電力の見積り................................................................................................... 693.9. サードパーティー・シミュレーション・ツールの選択.............................................................. 70
3.9.1. 合成ツール............................................................................................... 703.9.2. シミュレーション・ツール................................................................................713.9.3. フォーマル検証ツール...................................................................................71
3.10. オンチップ・デバッグ・プランニングのオプション............................................................... 713.11. デザイン手法と HDL コーディング・スタイル....................................................................72
3.11.1. デザイン上の推奨事項.................................................................................723.11.2. 推奨 HDL コーディング・スタイル.................................................................... 733.11.3. メタスタビリティーの管理.............................................................................73
3.12. 高速合成の実行.................................................................................................... 733.13. インテル Quartus Prime ソフトウェアによるデザイン・プランニングの改訂履歴....................... 74
4. インテル Quartus Prime プロ・エディションへのマイグレーション.................................................. 764.1. プロ･エディションのプロジェクト・ファイルを別の位置に保存する.............................................764.2. プロジェクト・アサインメントと制約のアップグレード........................................................... 76
4.2.1. エンティティ名のアサインメントの変更............................................................... 774.2.2. タイミング制約のエンティティ名の解決...............................................................774.2.3. 生成したノード名のアサインメントの確認............................................................ 784.2.4. LogicLock 領域の置換................................................................................. 784.2.5. SignalTap II ロジック・アナライザ・ファイルの編集................................................. 804.2.6. サポートされていない機能のアサインメントの削除................................................. 81
4.3. IP コアと Qsys システムのアップデート......................................................................... 824.4. 非準拠デザイン RTL の更新........................................................................................82
4.4.1. Verilog コンパイル・ユニットの確認...................................................................834.4.2. Entity Auto Discovery の更新...................................................................... 844.4.3. 各ライブラリーへ個別に異なる VHDL Namespace の作成.......................................854.4.4. サポートされていないパラメーター・パッシングの削除............................................. 854.4.5. 未定義定数を WYSIWYG のインスタンス化から削除.............................................. 854.4.6. 非標準のプラグマを削除する...........................................................................864.4.7. 初期値宣言の前にオブジェクト宣言の実行...........................................................864.4.8. SystemVerilog ファイルでの SystemVerilog 機能の制約.......................................864.4.9. Always ブロック内でアサインメントの混合使用の回避............................................ 874.4.10. 未接続ポートおよび存在しないポートの仕様の回避...............................................874.4.11. 不正なパラメーター範囲の回避...................................................................... 874.4.12. Verilog および VHDL タイプのマッピングの更新................................................. 88
4.5. インテル Quartus Prime プロ・エディションの改訂履歴..................................................... 88
A. インテル Quartus Prime プロ・エディションの ユーザーガイド...................................................... 89
目次
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1. インテル® Quartus® Prime プロ・エディションの紹介
インテル® Quartus® Prime プロ・エディションのソフトウェアは Intel® FPGA および SoC デザイン・ユーザーの完全なデザイン環境を提供します。ユーザー・インターフェイスは、簡単なデザイン入力、高速処理、および簡単なデバイス・プログラミングをサポートします。
インテル Quartus Prime プロ・エディションのソフトウェアは柔軟なデザイン手法、高度な合成を提供し、 新の Intel FPGA アーキテクチャをサポートしています。 インテル Quartus Prime ソフトウェアを使用すると、デザイン・ツールではなく、デザインに集中することが容易になります。 インテル QuartusPrime プロ・エディションのコンパイラーは 新の インテル Arria® 10 、 インテル Cyclone® 10 、および インテル Stratix® 10 デバイスに 適化されています。コンパイラーは、強力でカスタマイズ可能なデザイン処理を提供し、シリコンで 高のデザイン実装を実現します。 インテル Quartus Primeプロ・エディションのソフトウェアは、他の Quartus ソフトウェア製品では使用できない他の多くのユニークな機能を提供します。
図 -1: インテルの Quartus Prime 機能サポート・マトリックス
Software Features Intel Quartus PrimeStandard Edition
Intel Quartus PrimePro Edition
New Hybrid Placer & Global Router
New Timing Analyzer
New Physical Synthesis
Incremental Fitter Optimization
Interface Planner
New Synthesis Engine
Rapid Recompile
OpenCL
Platform Designer (for Pro Edition)
Partial Reconfiguration
Block-Based Design Flows
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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。
ISO9001:2015登録済
モジュール式コンパイラ－は、FPGA 開発プロセスを合理化し、 小限の労力で 高のパフォーマンスを保証します。 インテル Quartus Prime プロ・エディションのソフトウェアは、以下のユニークな機能を提供します。
• Hyper-Aware Design Flow - インテル Stratix 10 デバイスでの Hyper-Retiming グおよびFast Forward コンパイルを使用します。
• インテル Quartus Prime プロ・エディションのシンセシス - すべての主要な IEEE RTL 言語をサポートする、強化されたアルゴリズムと並列合成機能を備えた、より厳格な新しい言語パーサーを統合します。 SystemVerilog 2009 のサポートが追加されました。
• 階層的なプロジェクト構造 - 個々のデザイン・エンティティごとに個々の合成後、配置後、配置後および結果の結果を保存します。他のパーティションの配置やルーティングに影響を与えずに 適化を可能にします。
• インクリメンタル・フィッター 適化 - フィッター・ステージを徐々に実行して 適化します。各フィッター・ステージは詳細なレポートを生成します。
• 高速でより正確な I/O 配置—Platform Designer によるインターフェイス I/O のプランニング。
• Platform Designer—Platform Designer のシステム・デザインとカスタム IP 統合機能を構築します 。 Platform Designer に インテル Quartus Prime プロ・エディションのシステム相互接続と IP コンポーネント間の階層的な分離が導入されています。
• パーシャル・リコンフィグレーション—FPGA の一部の再構成をサポートし、残りの インテル Arria10 FPGA は引き続き機能します。
• ブロックベースのデザインフローをサポートし、コンパイルのさまざまな段階でデザインブロックを保存および再利用できます。
注意: インテルは現在、以下の インテル Quartus Prime ツール名を参照しています。
表 1. インテル Quartus Prime ツール名の更新
Altera 名 Intel 名
Qsys Platform Designer
BluePrint Interface Planner
TimeQuest Timing Analyzer
EyeQ Eye Viewer
JNEye Advanced Link Analyzer
関連情報• PCI Express コンパイラ・ユーザーガイド
• インテル Quartus Prime プロ・エディションへのマイグレーション (76 ページ)
• インテル Quartus Prime プロジェクトの管理 (8 ページ)
1.1. インテル Quartus Prime のソフトウェア版の選択
直面しているニーズによっては、 インテル Quartus Prime プロ・エディションのソフトウェアの使用はデザイン中のデザインに 適な選択となります。
1. インテル® Quartus® Prime プロ・エディションの紹介UG-20129 | 2018.05.07
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インテル Quartus Prime プロ・エディションのソフトウェアには、 インテル Quartus Prime スタンダード・エディションのソフトウェアには含まれていない多くのユニークな機能が含まれています。ただし、 インテル Quartus Prime プロ・エディションのソフトウェアは、 インテル Quartus Prime スタンダード・エディションのソフトウェアのすべての機能をサポートしていません。
プロジェクトの要件とタイムラインを考慮して、 インテル Quartus Prime スタンダード・エディションまたは インテル Quartus Prime プロ・エディションのソフトウェアがあなたに も適しています。決定には次の要素を使用します。
• インテル Quartus Prime プロ・エディションのソフトウェアは インテル Arria 10 、 インテルCyclone 10 GX 、および インテル Stratix 10 デバイスのみサポートしています。デザインが他のIntel FPGA デバイスをターゲットをすること場合、 インテル Quartus Prime スタンダード・エディションを選択してください 。
• 新しい インテル Arria 10、 インテル Cyclone 10 GX、または インテル Stratix 10 デザインを開始する場合、または独自の インテル Quartus Prime プロ・エディション機能が必要なデザインの場合、 インテル Quartus Prime プロ・エディションを選択します。
• インテル Quartus Prime プロ・エディションのソフトウェアは以下の インテル Quartus Primeスタンダード・エディション機能をサポートしていません。
— I/O タイミング解析
— NativeLink サードパーティツールの統合
— ビデオおよび画像処理スイート IP コア
— トークバック機能
— さまざまなレジスター・マージおよび複製設定
— ノードレベルのネットリストを.vqmとして保存— プロジェクトのリビジョンを比較
1.2. インテル Quartus Prime プロ・エディション改訂履歴
ドキュメント・バージョン バージョン 変更内容
2018.05.07 18.0 Getting Started User Guide.の別の章としての初期リリース。インテル Quartus Prime プロ・エディションをユーザガイドの独立した章として分離しました。
2017.11.06 17.1.0 • Platform Designer（Qsys）、Interface Planner（BluePrint）、TimingAnalyzer（TimeQuest）、Eye Viewer（EyeQ）、および Advanced LinkAnalyzer（Advanced Link Analyzer）の インテル Quartus Prime ツール名の更新について説明。
• Verilog HDL マクロの例を追加。• 新の Intel ブランド規則に合わせて更新。
2017.05.08 17.0.0 • セーフ・ステート・マシンの制限事項については削除。 コンパイラはセーフステートマシンをサポート。 ステートマシンの推論はデフォルトでイネーブル。
• ブロックベースのデザインフローへの参照を追加。• 手動動的合成レポートの生成手順を削除。 コンパイラは、イネーブルすると動
的合成レポートを自動的に生成。continued...
1. インテル® Quartus® Prime プロ・エディションの紹介UG-20129 | 2018.05.07
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ドキュメント・バージョン バージョン 変更内容
2016.10.31 16.1.0 • インテルのブランド変更を実施。• パーシャル・リコンフィギュレーション・サポートへの参照を追加。• Safe State Machine エンコーディングに関するトピックを追加。• 廃止予定の Per-Stage Compilation (Beta)コンパイル（Beta）コンパイ
ルフローを削除。• タイトルを「Remove Filling Vectors」から「Remove Unsized Constant」
に変更。
2016.05.03 16.0.0 • ソフトウェアベータ版と修正された機能セットを削除。• Safe State Machine エンコーディングに関するトピックを追加。• ダイナミック合成レポートの生成を追加。• Verilog Compilation Unit に関する声明を修正。• 変更エンティティ名の割り当ての誤植を修正。• フィッタープラン、配置配線ステージ、レポート作成、 適化の説明を追加。• コンパイルフローを追加。コンパイルフローを追加。• GIGE 情報を追加。
2015.11.02 15.1.0 • 初版。
関連情報ドキュメント・アーカイブ
以前のバージョンの インテル Quartus Prime ハンドブックでは、ドキュメンテーションのアーカイブを検索してください。
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2. インテル Quartus Prime プロジェクトの管理
インテル Quartus Prime ソフトウェアは projec 内のデザイン要素を整理し、管理します。
File > New Project Wizard をクリックして、新しいデザイン・プロジェクトをすばやく設定して作成します。
図 -2: New Project Wizard
プロジェクトを開くと、統一された GUI に統合されたプロジェクト情報が表示されます。プロジェクトは、デザイン階層、ライブラリ、制約、およびプロジェクト設定に関する情報をカプセル化します。
UG-20129 | 2018.05.07
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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。
ISO9001:2015登録済
図 -3: プロジェクト・タスク・ペインTasks ウィンドウを使用して、 インテル Quartus Prime プロジェクト設定のすべてのユーザーにすぐにアクセスできます。
Create, open, or adddesign files
Add IP or Systems
Assign device, globalsettings, I/Os, entity settings
Run Compiler andView Reports
Debug and TimingClosure
Device Programmingand Project Archive
プロジェクトの複数のリビジョンを保存して、デザイン目標を達成する設定を試すことができます。 インテル Quartus Prime プロジェクトはチームベースの分散ワークフローとスクリプト・インターフェイスをサポートします。
2.1. インテル Quartus Prime プロジェクトの理解
インテル Quartus Prime ソフトウェアはプロジェクト内で FPGA デザイン作業を整理します。独身者インテル Quartus Prime プロジェクト・ファイル（ .qpf ）は各デザイン・プロジェクトを表します。テキストベースの.qpf は インテル Quartus Prime 設定ファイル（ .qsf ）を表します。 .qsfリファレンスは、GUI で指定したプロジェクトのデザイン、制約、IP ファイル、ストア、プロジェクト全体またはエンティティ固有の設定を参照します。 インテル Quartus Prime は、これらのさまざまなプロジェクトファイルを整理し、管理します。
2. インテル Quartus Prime プロジェクトの管理UG-20129 | 2018.05.07
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表 2. インテル Quartus Prime のプロジェクトファイル
ファイルタイプ 含有 Edit フォーマット
プロジェクトファイル
プロジェクト名とリビジョン名 File > New ProjectWizard
Quartus インテル Quartus PrimeProjectFile (.qpf)
プロジェクトの設定 デザインファイル、エンティティ設定、ターゲットデバイス、合成指令、配置制約のリスト
Assignments > Settings Quartus II Settings File (.qsf)
タイミング制約 クロック・プロパティー、例外、セットアップ/ホールド
Tools > Timing Analyzer Synopsys Design Constraints Files(.sdc)Synopsys Design Constraints Files
モジュール・デザイン・ファイル
RTL およびその他のデザイン・ソース・ファイル
File > New All supported HDL files
プログラミング・ファイル
デバイス・プログラミングのイメージと情報
Tools > Programmer SRAM Object File (.sof)ProgrammerObject File (.pof)
プロジェクト ・ライブラリー
プロジェクトとグローバル・ライブラリーの情報
Tools > Options > Library .qsf (project)quartus2.ini (global)
IP コア・ファイル IP コア・バリエーションのパラメーター化
Tools > IP catalog インテル Quartus Prime IP File (.ip)
PlatformDesigner システムファイル
Platform Designer システムおよび IP コアファイル
Tools > PlatformDesigner
Platform Designer System File (.qsys)
EDA ツールの設定 サードパーティー EDA ツール用の Quartus II 生成ファイル
Assignments >Settings > EDA ToolSettings
Verilog Output File (.vo)VHDL Output File (.vho)Verilog Quartus Mapping File (.vqm)
アーカイブファイル 単一の圧縮ファイルとしてプロジェクトの完成
Project > Archive Project インテル Quartus Prime Archive File(.qar)
2.2. 基本的なプロジェクト情報の表示
Project Navigator、Report パネル、Messages ウィンドウで、プロジェクトに関する基本情報を表示します。Project Navigator（View > Project Navigator）でプロジェクト要素を表示します。Project Navigator には、デザインファイル、IP コンポーネント、プロジェクト階層などの重要なプロジェクト情報が表示されます。Project Navigator を使用して、プロジェクトの要素のアクションを見つけて実行します。 Project Navigator のタブにアクセスするには、Project Navigator ウィンドウ上部のトグルコントロールをクリックします。
表 3. Project Navigator タブ
Project Navigator タブ 変更内容
Files 現在のプロジェクトのすべてのデザインファイルを一覧表示します。 このタブのデザインファイルを右クリックして、次のコマンドを実行します。
continued...
2. インテル Quartus Prime プロジェクトの管理UG-20129 | 2018.05.07
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Project Navigator タブ 変更内容
• ファイルを開く• プロジェクトからファイルを削除する• ファイルのプロパティーを表示する
Hierarchy プロジェクト階層、特定のリソース使用情報、デバイスおよびデバイスファミリーの情報を視覚的に表示します。階層内の項目の Locate、Set as Top-Level Entity を右クリックして、または Logic Lock 領域またはデザイン区画を定義します。
Design Unit プロジェクトのデザイン単位を表示します。 Locate in Design File に探索するためにデザイン単位を右クリックします 。
IP Components インテル FPGA IP、Platform Designer コンポーネント、およびサードパーティの IP など、プロジェクトでインスタンス化された IP を構成するデザインファイルを表示します。 このタブからLaunch IP Upgrade Tool をクリックして、古い IP コンポーネントをアップグレードします。パラメータ・エディターで編集するには IP コンポーネントを右クリックします。
図 -4: Project Navigator の階層、ファイル、デザイン単位、および IP コンポーネントのタブ
2.2.1. Project Reports トの表示
Compilation Report パネルが動的に更新され、プロジェクト処理中に詳細なレポートが表示されます。
Compilation Report にアクセスするには、（ Processing > Compilation Report ）をクリックします。
注意: また、コンパイル・ダッシュボード（Processing > Compilation Dashboard ）からCompilation Report にアクセスすることもできます。
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• Synthesis レポート
• Fitter レポート
• Timing Analysis レポート
• Power Analysis レポート
• Signal Integrity レポート
これらのレポートの詳細なプロジェクト情報を分析して、適切な実装を決定します。レポートデータを右クリックして、プロジェクト・ファイル内のソースを見つけて編集します。
図 -5: Compilation Report
SynthesisReports
SelectedReport
関連情報Compilation Reports のリスト
2.2.2. プロジェクト・メッセージの表示
Messages ウィンドウ（ View > Messages ）には、 インテル Quartus Prime プロセスについての情報、警告、およびエラーメッセージが表示されます。メッセージを右クリックして、ソースを見つけたり、メッセージのヘルプを表示したりします。
• Processing タブ - 新のプロセスからのメッセージを表示します。
• System タブ - デザイン処理とは無関係のメッセージを表示します。
• Search - 特定のメッセージを配置します。
コマンドライン実行可能ファイルを使用すると、メッセージは stdoutに書き込まれます。
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図 -6: メッセージウィンドウ
重要でないメッセージの表示を抑制して、有効なメッセージを隠すことができます。
図 -7: メッセージ ID 番号によるメッセージ抑制
2.2.2.1. メッセージの抑制
表示したくないメッセージはすべて非表示にします。メッセージを抑制するには、メッセージを右クリックして次のいずれかを選択します。
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• Suppress Messages 正確なテキストに一致するすべてのメッセージを抑制する。
• Suppress Messages with Matching ID メッセージ ID 番号に一致するすべてのメッセージを抑制し、変数を無視する。
• Suppress Messages with Matching Keyword—キーワードまたは階層に一致するすべてのメッセージを抑制する。
2.2.2.2. メッセージ抑制方法
• エラーまたは Intel 法的合意のメッセージを抑制することはできません。
• メッセージを抑制すると、すべてのサブメッセージも抑制されます。
• メッセージの抑制は、プロジェクトのリビジョンごとに異なります。デリバティブ・プロジェクトの改訂は、いかなる抑制も継承します。
• コンパイル中にメッセージや抑制ルールを編集することはできません。
2.3. Compilation Dashboard の使用
Compilation Dashboard にはプロジェクトの概要が表示され、プロジェクト設定の変更、デザインのコンパイル、各コンパイル段階のレポートの表示ができます。
プロジェクトを開くと、Compilation Dashboard がデフォルトで表示されます。CompilationDashboard を手動で開くには、Tasks ウィンドウで Compilation Dashboard をクリックします。Compilation Dashboard から Compilation Report にアクセスすることもできます。
図 -8: Compilation Dashboard
Full CompilationModules
Enables OptionalModule
Opens Settings
Runs Module(s)
Reports and Analysis
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2.4. Project Settings の管理
New Project Wizard では、新しいプロジェクトを設定するときに初期プロジェクト設定を行います。プロジェクト設定を 適化すると、Compiler は仕様を満たすプログラミング・ファイルを生成するのに役立ちます。
Tasks ペインで、Settings をクリックして次のようなグローバル・プロジェクト設定にアクセスします。
• プロジェクト・ファイルのリスト
• 合成指示と制約
• ロジックオプションとコンパイラー・エフォート・レベル
• 配置の制約
• タイミング制約ファイル
• 動作温度の制限と条件
• 他の EDA ツールのファイル生成
• デバイスをターゲットに設定する（[ Device ]をクリック）
• 開発キットをターゲットにする
.qsfには、各プロジェクト・リビジョンのプロジェクト設定が保存されます。 インテル QuartusPrime のデフォルト設定ファイル（ <revision name> _assignment_defaults.qdf ）は、新しいプロジェクト・リビジョンごとにデフォルト設定と制約を保存します。
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図 -9: グローバル・プロジェクト設定の Setting ダイアログボックス
Assignment Editor（ Assignments>Assignment Editor ）は、すべてのインスタンス固有の設定と制約を割り当てるためのスプレッドシートのようなインターフェイスを提供します。
図 -10: Assignment Editor
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2.4.1. Project Settings の最適化
デザイン目標に合わせてプロジェクト設定を 適化します。 インテル Quartus Prime Design SpaceExplorer II はさまざまな設定の組み合わせでプロジェクトを繰り返しコンパイルし、目標に 適な設定を見つけます。 また、プロジェクトのリビジョンやプロジェクトのコピーを作成して、さまざまなプロジェクト設定とデザインの組み合わせを手動で比較することもできます。
インテル Quartus Prime ソフトウェアには、デザインの 適化とコンパイル時間の短縮に役立つ複数のアドバイザーが含まれています。 ToolsAdvisors メニューにリストされているアドバイザーは、プロジェクト設定およびデザイン制約に基づいて推奨事項を提供できます。
2.4.1.1. Design Space Explorer II の最適化
リソース、パフォーマンス、または電力 適化の目標に 適なプロジェクト設定を見つけるには、Design Space Explorer II（Tools > Launch Design Space Explorer II）を使用します。Design Space Explorer II（DSE II）は、さまざまな設定と制約の組み合わせを使用してデザインを処理し、デザインに 適な設定をレポートします。
DSE II は複数のシードを試行して、要件を満たすシードを識別します。 DSE II は、タイミングクロージャを合理化するために複数のコンピューターで異なるコンパイルを並行して実行することができます。
図 -11: Design Space Explorer II
2.4.1.2. プロジェクト・リビジョンによる最適化
複数のプロジェクト・リビジョンを インテル Quartus Prime プロジェクト内に保存することができます（Project > Revisions）。
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各リビジョンは、プロジェクト設定と制約の固有のセットを取得しますが、ロジック・デザイン・ファイルの変更は取得されません。 リビジョンを使用して、オリジナルを保存しながらさまざまな設定を試してみてください。 さまざまなアプリケーションのさまざまなリビジョンを 適化します。 次のリビジョンを使用します。
• 独自のリビジョンを作成することにより、あるリビジョンでは面積について 適化し、別のリビジョンでは fMAX について 適化するなど、異なる性能特性に対してデザインを 適化できます。
• 新しいリビジョンを作成すると、デフォルトの インテル Quartus Prime 設定が 初に適用されます。
• 設定と制約を試すリビジョンのリビジョンを作成します。 子リビジョンには親リビジョンのすべての割り当てと設定が含まれます。
Revisions ダイアログボックスでリビジョンを作成、削除、および編集します。 新しいプロジェクト・リビジョンを作成するたびに、 インテル Quartus Prime ソフトウェアはリビジョン名を使用して新しい.qsfが作成されます。
2.4.1.3. プロジェクトのコピー
Project > Copy Project をクリックして、同じプロジェクト内のリビジョンだけでなく、プロジェクトの別のコピーを作成します。
プロジェクトのコピーには、すべてのデザインファイル、すべての.qsfファイル、およびプロジェクト・リビジョンが含まれます。 このテクニックを使用して、さまざまなアプリケーションのプロジェクトコピーを適化します。 たとえば、1 つのプロジェクトを 32 ビットのデータバスとのインターフェイスに 適化
し、プロジェクトコピーを 64 ビットのデータバスとのインターフェイスに 適化します。
2.4.1.4. コンパイラー・アサインメントのコピー（バック・アノテーション）
Compiler は、フィッティング中にデザインの要素を特定のデバイスとリソースにマップします。 コンパイル後、Compiler のデバイスとリソースの割り当てを.qsfにコピーして、以降のコンパイルで同じ実装を保持することができます。
デバイスリソースのアサインメントを.qsfに適用するには、Assignments > Back-AnnotateAssignments をクリックします。 Back-annotation type リストでバック・アノテート・タイプを選択します。
2.5. ロジック・デザイン・ファイルの管理
インテル Quartus Prime ソフトウェアは、プロジェクト内のロジック・デザイン・ファイルの作成と管理を支援します。ロジック・デザイン・ファイルには、デザインを実装するロジックが含まれています。 ロジック・デザイン・ファイルをプロジェクトに追加すると、Compiler はそのファイルをプロジェクトの一部として自動的にコンパイルします。 Compiler は、ロジック・デザイン・ファイルを合成してターゲットデバイスのプログラミング・ファイルを生成します。
インテル Quartus Prime ソフトウェアには、フル機能の回路図エディターやテキスト・エディター、デザイン作業を高速化する HDL テンプレートが含まれています。 インテル Quartus Prime ソフトウェアは、VHDL Design Files（.vhd）、Verilog HDL Design Files（.v）、SystemVerilog（.sv）およびスケマティック Block Design Files（.bdf）をサポートします。 さらに、コンポーネントファイルをPlatform Designer システム（.qsys）に組み込み、ロジック・デザイン・ファイルを Intel およびサードパーティーの IP コア・デザイン・ファイルと組み合わせることができます。
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新しいプロジェクト・ウィザードでは、ロジック・デザイン・ファイルを特定するよう求められます。 プロジェクト内のファイルの Project > Add/Remove Files in Project をクリックして、プロジェクトファイルを追加または削除します。 Project Navigator でプロジェクトのロジック・デザイン・ファイルを表示します。
図 -12: Project Navigator のデザインと IP ファイル
Project Navigator のファイルを右クリックして、次の操作を行います。
• ファイルに Open をクリックして編集します。
• Remove File from Project をクリックします。
• プロジェクト・リビジョンには Set as Top-Level Entity をクリックします。
• スケマティック・エディターに表示するために Create a Symbol File for Current File をクリックします。
• SOF ファイル・プロパティーを編集します。
2.5.1. デザイン・ライブラリーの組み込み
プロジェクトにデザイン・ファイル・ライブラリーを含めます。 1 つのプロジェクトまたはすべての インテル Quartus Prime プロジェクトにライブラリーを指定します。 .qsfには、プロジェクト・ライブラリーの情報が格納されます。
quartus2.iniファイルには、グローバル・ライブラリー情報が格納されています。
関連情報デザイン・ライブラリーの移行ガイドライン (56 ページ)
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2.5.1.1. デザイン・ライブラリーの指定
GUI からプロジェクト・ライブラリーを指定するには、次の手順に従います。
1. Assignment > Settings をクリックします。
2. Libraries をクリックし、Project Library name または Global Library name を指定します。 あるいは、.qsfに SEARCH_PATH、そして quartus2.iniファイルにグローバル・ライブラリーを指定してプロジェクトライブラリを指定することもできます。
2.6. タイミング制約の管理
適切なタイミング制約を適用して、フィッティングを適切に 適化し、デザインのタイミングを分析します。Fitter は、指定されたタイミングと配線の制約を満たすようにデバイス内のロジックの配置を 適化します。
Timing Analyzer（Tools > Timing Analyzer）または.sdcファイルでタイミング制約を指定します。 解析を実行する前に、クロック特性、タイミング例外、外部信号のセットアップとホールド時間の制約を指定します。 Timing Analyzer は、デザインのパフォーマンスに関する詳細な情報をCompilation Report パネルの制約と比較してレポートします。
GUI で指定した制約を業界標準の Synopsys Design Constraints File（.sdc）に保存します。 その後、テキストベースの.sdcファイルを直接編集することができます。 親の.sdcファイル内の複数の.sdcファイルを参照する場合、Timing Analyzer はリストに表示された順序で.sdcファイルを読み出します。
2.7. インテル FPGA IP コアの紹介
Intel と戦略的 IP パートナーは、FPGA デバイス向けに 適化された構成可能な IP コアの幅広いポートフォリオを提供しています。
インテル Quartus Prime ソフトウェアのインストールには インテル FPGA IP ライブラリーが含まれています。 適化され検証された インテル FPGA IP コアをデザインに統合して、デザイン・サイクルを短縮し、パフォーマンスを 大化します。 インテル Quartus Prime ソフトウェアは、他のソースからのIP コアの統合もサポートしています。 IP Catalog（ToolsIP Catalog）を使用して、カスタム IP バリエーションの合成ファイルとシミュレーション・ファイルを効率的にパラメーター化して生成します。 インテル FPGA IP ライブラリーには、次のタイプの IP コアが含まれています。
• 基本機能
• DSP
• インターフェイス・プロトコル
• 低電力
• メモリー・インターフェイスとコントローラ
• プロセッサーとペリフェラル
このドキュメントでは、 インテル Quartus Prime ソフトウェアのスタンドアロン IP コアのパラメーター化、生成、アップグレード、およびシミュレーションに関する基本的な情報を提供します。
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図 -13: ip-catalog
Double-Click for ParametersRight-Click for IP Details
Search for IP
2.7.1. IP Catalog とパラメーター・エディター
IP カタログには、プロジェクトに使用可能な IP コア（IP カタログの検索パスに追加する IP およびその他の IP を含む）が表示されます。IP コアを探し出してカスタマイズするには、IP カタログの以下の機能を使用します。
• IP Catalog を Show IP for active device family または Show IP for all devicefamilies でフィルターします。プロジェクトを開いていない場合は、IP Catalog 内で DeviceFamily を選択します。
• IP Catalog に完全な、または部分的な IP コア名を検索フィールドに入力し、検索します。
• IP コアを右クリックしてサポートされるデバイスの詳細を IP Catalog に表示し、IP コアのインストール・フォルダーを開いて、IP ドキュメントへのリンクをクリックします。
• Search for Partner IP をクリックし、アルテラのウェブサイト上でパートナーの IP 情報へアクセスします。
パラメーター・エディターは、IP バリエーション名、オプショナルのポート、出力ファイルの生成オプションを指定するよう促します。また、パラメーター・エディターは、 インテル Quartus Prime プロ・エディション のプロジェクトで IP バリエーションに対しトップレベルの インテル Quartus Prime IP ファイル（.ip）を生成します。
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図 -14: IP パラメーター・エディター ( インテル Quartus Prime プロ・エディション)
2.7.1.1. パラメーター・エディター
パラメーター・エディターでは、IP コアのポート、パラメーター、および出力ファイルの生成オプションが設定できます。基本的なパラメーター・エディターの制御は次のとおりです。
• Presets ウィンドウを使用し、特定のアプリケーションにプリセット・パラメーター値を適用します。( 選択されたコア用 )
• Details ウィンドウを使用し、ポートとパラメーターの内容を表示し、ドキュメントへのリンクをクリックします。
• Generate > Generate Testbench System をクリックし、テストベンチ・システムを生成します。 ( 選択されたコア用 )
• Generate > Generate Example Design をクリックし、デザイン例を生成します。 ( 選択されたコア用 )
• Validate System Integrity をクリックし、コンパニオン・ファイルに対してシステムの汎用コンポーネントを検証します。(Qsys Pro システムのみ )
• Sync All System Infos をクリックして、コンパニオン・ファイルに対してシステムの汎用コンポーネントを検証する（Qsys Pro システムのみ）
IP Catalog は、Platform Designer (View > IP Catalog) でも使用可能です。PlatformDesigner の IP Catalog には、排他的なシステム・インターコネクト、ビデオと画像処理、並びに インテル Quartus Prime の IP Catalog では使用できないその他のシステムレベルの IP が含まれています。Platform Designer および Platform Designer の IP 使用について詳しくは、Creating aSystem with Platform Designer または Creating a System with Platform Designer を参照してください。
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関連情報• Platform Designer でのシステムの作成
• Platform Designer (Standard)でシステムの作成
2.7.1.2. IP カタログへの IP コアの追加
TIP カタログには、プロジェクト・ディレクトリー、デフォルトの インテル Quartus Prime インストール・ディレクトリー、および IP 検索パスにある IP コアが自動的に表示されます。
図 -15: IP 検索の位置の指定
Add a Global IP Search Path
Add a Project-Specific Search Path
IP カタログには、 インテル Quartus Prime IP コンポーネントと Platform Designer システム、サードパーティーの IP コンポーネント、およびパスに含めるカスタム IP コンポーネントが表示されます。IP Search Path オプション（Tools > Options）を使用して、カスタムおよびサードパーティ IP コンポーネントを IP カタログに含めることができます。
インテル Quartus Prime ソフトウェアは、IP 検索パスに記載されているディレクトリーを検索して、次の IP コアファイルを検索します。
• Component Description File (_hw.tcl)—単一の IP コアを定義します。
• IP Index File (.ipx)—各.ipxファイルは、使用可能な IP コアのコレクションのインデックスを作成します。 このファイルは、IP コアを検索するディレクトリーの相対パスを指定します。 一般に、.ipxファイルは高速検索を容易にします。
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インテル Quartus Prime ソフトウェアは、いくつかのディレクトリーを再帰的に検索し、他のディレクトリーは特定の深さまでしか検索しません。 検索が再帰的である場合、検索は__hw.tclまたは.ipxファイルを含む任意のディレクトリーで停止します。次の検索場所のリストでは、**は再帰的な降下を示します。
表 4. IP 検索位置
位置 変更内容
<project_dir> インテル Quartus Prime のプロジェクト・ディレクトリー内の IP コンポーネントとインデックス・ファイルを検索します。
PROJECT_DIR/ip/**/* インテル Quartus Prime のプロジェクト・ディレクトリーの/ipサブディレクトリーの任意のサブディレクトリーにある IP コンポーネントとインデックス・ファイルを検索します。
インテル Quartus Prime ソフトウェアが同じ名前の 2 つの IP コアを認識する場合、次の検索パス優先ルールによってファイルの解像度が決まります。
1. プロジェクト・ディレクトリー
2. プロジェクト・データベース・ディレクトリー
3. IP Search Locations で指定されたプロジェクト IP 検索パス、または現在のプロジェクト・リビジョンの SEARCH_PATH割り当てで指定します。
4. IP Search Locations で指定されたグローバル IP 検索パス、または quartus2.iniファイル内の SEARCH_PATH割り当てで指定します。
5. <Quartus Installation>\librariesなどの Quartus ソフトウェアのライブラリー・ディレクトリー。
注意: 検索パスに IP コンポーネントを追加する場合、ドロップ・ダウン・リストで Refresh IP Catalog をクリックして IP カタログを更新します。 Platform Designer と Platform Designer で、File >Refresh System をクリックして IP カタログを更新します。
2.7.1.3. IP の一般設定
次の設定を使用して、 インテル Quartus Prime ソフトウェアがプロジェクト内の IP コアをどのように管理するかを制御します。
表 5. IP コア一般設定の位置
設定の位置 変更内容
Tools > Options > IP Settingsまたは、Tasks pane > Settings > IP Settings（Pro Edition のみ）
• IP generation HDL preference を指定します。 パラメーター・エディターは、IPバリエーション用に指定した HDL を生成します。
• 大規模なシステムで処理が遅くなったり、メモリー不足のエラーが発生した場合、Maximum Platform Designer memory usage size を増やしてください。
• IP Regeneration Policy 設定を使用して、IP バリエーションごとに合成ファイルを再生成するタイミングを制御します。 通常、IP バリエーションを変更した後、IP コアの合成ファイルを常に再生成します。
Tools > Options > IP Catalog SearchLocationsまたは、Tasks pane > Settings > IP CatalogSearch Locations （Pro Edition のみ）
• 追加プロジェクトとグローバル IP 検索場所を指定します。 インテル Quartus Primeソフトウェアは、プロジェクト・ ディレクトリー、 インテル Quartus Prime インストール・ディレクトリー、および IP 検索パスで IP コアを検索します。
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2.7.1.4. インテル FPGA IP コアのインストールとライセンス取得
インテル Quartus Prime ソフトウェアのインストールには インテル FPGA IP ライブラリーが含まれています。 このライブラリーは、追加のライセンスを必要とせずに、本番用の多くの有用な IP コアを提供します。 一部の インテル FPGA IP コアでは、本番用に別のライセンスを購入する必要があります。 これにより、完全な本番 IP コアライセンスの購入を決定する前に、これらのライセンスされた インテルFPGA IP コアをシミュレーションおよびハードウェアで評価することができます。 ハードウェア・テストを完了し、本番環境で IP を使用する準備ができたら、ライセンス取得済みの Intel IP コアのフル生産ライセンスを購入するだけで済みます。
インテル Quartus Prime ソフトウェアはデフォルトで IP コアを以下のロケーションにインストールします。
図 -16: IP コアのインストレーション・パス
intelFPGA(_pro)
quartus - Contains the Intel Quartus Prime softwareip - Contains the Intel FPGA IP library and third-party IP cores
altera - Contains the Intel FPGA IP library source code<IP name> - Contains the Intel FPGA IP source files
表 6. IP コアのインストレーションの位置
位置い ソフトウェア プラットフォーム
<drive>:\intelFPGA_pro\quartus\ip\altera インテル Quartus Prime プロ・エディション
Windows*
<drive>:\intelFPGA\quartus\ip\altera インテル Quartus Prime スタンダード・エディション
Windows
<home directory>:/intelFPGA_pro/quartus/ip/altera インテル Quartus Prime プロ・エディション
Linux*
<home directory>:/intelFPGA/quartus/ip/altera インテル Quartus Prime スタンダード・エディション
Linux
2.7.2. IP コアの生成 ( インテル Quartus Prime プロ・エディション)
インテル Quartus Prime パラメーター・エディターで、 インテル FPGA IP コアをすばやく設定することができます。IP Catalog 内の任意のコンポーネントをダブルクリックして、パラメーター・エディターを起動します。パラメーター・エディターを使用すると、IP コアのカスタム・バリエーションを定義できます。パラメーター・エディターは、IP バリエーションの合成とオプションのシミュレーション・ファイルを生成し、バリエーションを表す .ip ファイルをプロジェクトに自動的に追加します。
次の手順に従って、パラメーター・エディターで IP コアの場所の特定、インスタンス化、およびカスタマイズを行います。
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1. インテル Quartus Prime プロジェクト (.qpf) を作成するかまたは開き、インスタンス化されたIP のバリエーションを格納します。
2. IP Catalog (Tools > IP Catalog) で、カスタマイズする IP コアの名前を見つけてダブルクリックします。特定のコンポーネントを検索するには、IP Catalog 検索ボックスにコンポーネント名の一部または全部を入力します。New IP Variation ウィンドウが表示されます。
3. カスタム IP バリエーションのトップレベル名を指定します。IP バリエーション名やパスには空白を含めないでください。パラメーター・エディターは、 <your_ip> .ipという名前のファイルにIP バリエーションの設定を保存します。OK をクリックするとパラメーター・エディターが表示されます。
図 -17: IP パラメーター・エディター （ インテル Quartus Prime プロ・エディション）
4. パラメーター・エディターでパラメーター値を設定し、コンポーネントのブロック・ダイアグラムを表示します。下部の Parameterization Messages タブには、IP パラメーターのエラーが表示されます。
• 使用する IP コアにパラメーター値のプリセットが提供されている場合は、必要に応じてそれを選択できます。プリセットにより、それぞれのアプリケーションの初期パラメーター値が指定されます。
• IP コアの機能、ポートのコンフィグレーション、およびデバイス固有の機能を定義するパラメーターを指定します。
• 他の EDA ツールで IP コアファイルを処理するオプションを指定します。
注意: 特定の IP コア・パラメーターの詳細については、IP コアのユーザーガイドを参照してください。
5. Generate HDL をクリックして、Generation ダイアログボックスを表示します。
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6. 出力ファイルの生成オプションを指定し、Generate をクリックします。合成ファイルおよびシミュレーション・ファイルが仕様に応じて生成されます。
7. シミュレーション向けテストベンチを生成するには、Generate > Generate TestbenchSystem をクリックします。テストベンチの生成オプションを指定し、Generate をクリックします。
8. テキスト･エディターにコピー・アンド・ペーストが可能な HDL インスタンス化のテンプレートを生成するには、Generate > Show Instantiation Template をクリックします。
9. Finish をクリックします。 IP バリエーションを表すファイルをプロジェクトに追加するかどうかを確認するメッセージが表示されたら、Yes をクリックします。
10. IP バリエーションの生成とインスタンス化の完了後は、適切にピンを割り当て、ポートを接続します。
注意:
一部の IP コアは、IP コアのパラメーターに従って、異なる HDL 実装を生成します。これらのIP コアの基になる RTL には、固有のハッシュコードが含まれています。これは異なるバリエーションの IP コア間でのモジュール名の衝突を防止するためです。この一意のコードは、IPコアのパラメーターを編集するか、IP コアのバージョンをアップグレードすると変わることがあります。シミュレーション環境でこれらの固有コードへの依存関係を回避するには、Generating a Combined Simulator Setup Script を参照してください。
2.7.2.1. IP コア生成の出力 ( インテル Quartus Prime プロ・エディション)
インテル Quartus Prime ソフトウェアは Platform Designer システムの一部ではない、個別の IPコアにおいて次の出力ファイル構造を生成します。
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図 -18: 個々の IP コアの生成された出力 ( インテル Quartus Prime プロ・エディション)
<Project Directory>
<your_ip>_inst.v or .vhd - Lists file for IP core synthesis
<your_ip>.qip - Lists files for IP core synthesis
synth - IP synthesis files
<IP Submodule>_<version> - IP Submodule Library
sim
<your_ip>.v or .vhd - Top-level IP synthesis file
sim - IP simulation files
<simulator vendor> - Simulator setup scripts<simulator_setup_scripts>
<your_ip> - IP core variation files
<your_ip>.ip - Top-level IP variation file
<your_ip>_generation.rpt - IP generation report
<your_ip>.bsf - Block symbol schematic file
<your_ip>.ppf - XML I/O pin information file
<your_ip>.spd - Simulation startup scripts
*
<your_ip>.cmp - VHDL component declaration
<your_ip>.v or vhd - Top-level simulation file
synth
- IP submodule 1 simulation files
- IP submodule 1 synthesis files
<your_ip>_bb.v - Verilog HDL black box EDA synthesis file
<HDL files>
<HDL files>
<your_ip>_tb - IP testbench system *
<your_testbench>_tb.qsys - testbench system file<your_ip>_tb - IP testbench files
your_testbench> _tb.csv or .spd - testbench file
sim - IP testbench simulation files * If supported and enabled for your IP core variation.
<your_ip>.qgsimc - Simulation caching file (Platform Designer)
<your_ip>.qgsynthc - Synthesis caching file (Platform Designer)
表 7. インテル FPGA IP 生成の出力ファイル
ファイル名 説明
<your_ip>.ip プロジェクトでの IP コアのパラメーター化を含むトップレベルの IP バリエーション・ファイルです。IP バリエーションが Platform Designer システムの一部の場合、パラメーター・エディターは.qsys ファイルを生成します。
<your_ip>.cmp VHDL デザインファイルで使用するローカル・ジェネリックとポート定義を含むテキストファイルである.cmp (VHDL Component Declaration) ファイルです。
<your_ip>_generation.rpt IP または Platform Designer 生成のログファイルです。IP 生成時のメッセージの要約を示します。
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ファイル名 説明
<your_ip>.qgsimc (Platform Designerシステムのみ )
.qsysと.ipファイルを Platform Designer システムと IP コアの現在のパラメーター化と比較するシミュレーション・キャッシング・ファイルです。この比較は、Platform Designer がHDL の再生成をスキップできるかどうかを決定します。
<my_ip>.qgsynth (Platform Designerシステムのみ)
.qsysと.ipファイルを Platform Designer システムと IP コアの現在のパラメーター化と比較する合成キャッシング・ファイルです。この比較は、Platform Designer が HDL の再生成をスキップできるかどうかを決定します。
<your_ip>.qip IP コンポーネントを統合し、コンパイルするためのすべての情報を含みます。
<your_ip>.csv IP コンポーネントのアップグレード・ステータスに関する情報を含みます。
<your_ip>.bsf Block Diagram ファイル (.bdf) で使用する IP バリエーションの表記です。
<your_ip>.spd シミュレーション・スクリプトの生成のために ip-make-simscript で必要な入力ファイル。.spd ファイルは、シミュレーション向けに生成されるファイルのリスト、およびユーザーが初期化するメモリーの情報を含みます。
<your_ip>.ppf Pin Planner で使用するために作成する IP コンポーネントのポートとノードの割り当てを格納する Pin Planner ファイル (.ppf)です。
<your_ip>_bb.v ブラックボックスとして使用するために、empty のモジュール宣言として使用する_bb.v（Verilog blackbox）ファイルです。
<your_ip>_inst.v or _inst.vhd HDL 例のテンプレート・インスタンスです。IP バリエーションのインスタンス化には、このファイル内容をコピーして、HDL ファイルに張り付けます。
<your_ip>.regmap IP がレジスター情報を含む場合、 インテル Quartus Prime ソフトウェアは.regmap ファイルを生成します。.regmap ファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳細なレジスター情報を提供することで、.sopcinfo ファイルを補完します。このファイルにより、SystemConsole のレジスター・ディスプレイ・ビューとユーザーのカスタマイズ可能な統計が可能となります。
<your_ip>.svd Platform Designer システム内で HPS に接続されているペリフェラルのレジスターマップをHPS System Debug ツールで表示できるようにします。合成中、 インテル Quartus Prime ソフトウェアは、デバッグセクションで System Consoleマスターが認識可能なスレーブ・インターフェイスの.svd ファイルを.sof ファイルに格納します。System Console はこのセクションをリードし、これにより Platform Designer がレジスターマップ情報を照会します。システムスレーブに対しては、Platform Designer は名称によりそのレジスターにアクセスします。
<your_ip>.v <your_ip>.vhd 合成またはシミュレーション向けに各サブモジュールまたは IP コアをインスタンス化するHDL ファイルです。
mentor/ シミュレーションの設定および動作のための ModelSim スクリプトである msim_setup.tclを含みます。
aldec/ シミュレーションの設定および動作のために Riviera-PRO スクリプトであるrivierapro_setup.tcl を含みます。
/synopsys/vcs
/synopsys/vcsmx
VCS シミュレーションの設定および動作のためのシェルスクリプトである vcs_setup.shを含みます。VCS MX シミュレーションの設定および動作のためのシェルスクリプトであるvcsmx_setup.sh および synopsys_sim.setup ファイルを含みます。
/cadence NCSIM シミュレーションの設定および動作のためのシェルスクリプトであるncsim_setup.sh およびその他の設定ファイルを含みます。
continued...
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ファイル名 説明
/xcelium NCSIM シミュレーションの設定および動作のためのシェルスクリプトであるncsim_setup.sh およびその他の設定ファイルを含みます。
/submodules IP コア・サブモジュールの HDL ファイルを含みます。
<IP submodule>/ Platform Designer は、Platform Designer が生成する各 IP サブモジュール・ディレクトリーの/synthおよび /sim サブディレクトリーを生成します。
2.7.2.2. IP コアの生成のスクリプト化
qsys-scriptt および qsys-generateユーティリティーを使用して、 インテル Quartus PrimeGUI 以外で IP コアのバリエーションを定義および生成します。
コマンドラインで IP コアをパラメーター化して生成するには、次の手順を実行します。
1. qsys-scriptを実行して IP をインスタンス化し、必要なパラメーターを設定する Tcl スクリプトを起動します。
qsys-script --script=<script_file>.tcl
2. qsys-generate を実行して、IP コアバリエーションを生成します。
qsys-generate<IP variation file>.qsys
表 8. SignalTapII コマンドライン・オプション
オプション 使用方法 変更内容
<1st arg file> 要 生成する.qsysシステムファイルの名前を指定します。
--synthesis=<VERILOG|VHDL> オプション Platform Designer プロジェクトが インテル Quartus Prime プロジェクトでシステムをコンパイルするために使用する合成 HDL ファイルを作成します。 システムのトップレベル RTL ファイルの生成言語を指定します。 デフォルト値は VERILOG です。
--block-symbol-file オプション Platform Designer システムの Block Symbol File (.bsf)を作成します。
--greybox オプション サードパーティの EDA 合成ツールを使用してデザインを合成する場合、合成ツールのネットリストを生成して、このデザインのタイミングとリソース使用量を見積もります。
--ipxact オプション このオプションを true に設定すると、Platform Designer はポスト・ジェネレーション・システムを IPXACT 互換のコンポーネント記述として与えます。
--simulation=<VERILOG|VHDL> オプション Platform Designer システムのシミュレーション・モデルを作成します。 シミュレーション・モデルには、シミュレーター用に生成されたHDL ファイルが含まれており、シミュレーション専用の機能が含まれている場合があります。 優先するシミュレーション言語を指定します。デフォルト値は VERILOG です。
--testbench=<SIMPLE|STANDARD>
オプション 元のシステムをインスタンス化し、バス機能モデル（BFM）を追加して上位インターフェイスを駆動するテストベンチ・システムを作成します。システムを生成すると、BFM はシミュレーター内のシステムと対話します。 デフォルト値は STANDARD です。
--testbench-simulation=<VERILOG|VHDL >
オプション テストベンチ・システムを作成したら、テストベンチ・システム用のシミュレーション・モデルを作成します。 デフォルト値は VERILOG です。
continued...
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オプション 使用方法 変更内容
--example-design=<value> オプション .サンプル・デザイン・ファイルを作成します。 たとえば、--example-designまたは--example-design=all。デフォルトは All です。すべてのインスタンスのデザイン例が生成されます。 または、インスタンス名とファイルセット名に基づいて特定のファイルセットを選択します。 例えば--example-design=instance0.example_design1,instance1.example_design 2。 サンプル・デザイン・ファイルの作成に出力ディレクトリを指定します。
--search-path=<value> オプション このコマンドを省略すると、Platform Designer は標準のデフォルトパスを使用します。このコマンドを指定すると、Platform Designer はコンマで区切られたパスのリストを検索します。 置き換えに標準パスを含めるには、 "/extra/dir,$"のように "$"を使用しまします。
--family=<value> オプション 該当するデバイスファミリーの名前を確認します。
--part=<value> オプション デバイスの部品番号を設定します。 設定されている場合、このオプションは--familyオプションよりも優先されます。
--upgrade-variation-file オプション このオプションを true に設定すると、このコマンドの file 引数には IPバリアントを含む.vファイルが使用されます。 このファイルは、同じ名前の Platform Designer のシステム内の対応するインスタンスをパラメーター化します。
--upgrade-ip-cores オプション Platform Designer システムでのアップグレードをサポートするすべての IP コアのアップグレードを可能にします。
--bottom_up_scripts_output_directory=output directory
オプション 選択したターゲットに対応する出力ディレクトリ、つまりシミュレーションまたは合成をクリアします。
--jvm-max-heap-size=<value> オプション qsys-generateを実行しているときに Platform Designer が使用する 大メモリーサイズ。 値を< size><unit >として指定します。単位は、メガバイトの倍数では m（または M）、ギガバイトの倍数では g（または G）です。 デフォルト値は 512m です。
help オプション --qsys-generateのヘルプを表示します。
2.7.3. IP バリエーションの変更
IP コア・バリエーションを生成したら、次のいずれかの方法を使用して、パラメーター・エディターで IP バリエーションを変更します。
表 9. IP バリエーションの変更
バリエーションの変更 動作
File > Open 上位の HDL（.vまたは.vhd）IP バリエーション・ファイルを選択して、パラメーター・エディターを起動し、IP バリエーションを変更します。 IP バリエーションを再生成して変更を実装します。
View > Project Navigator > IP Components IP バリエーションをダブルクリックしてパラメーター・エディターを起動し、IP バリエーションを変更します。 IP バリエーションを再生成して変更を実装します。
Project > Upgrade IP Components IP バリエーションを選択し、Upgrade in Editor をクリックしてパラメーター・エディターを起動し、IP バリエーションを変更します。 IP バリエーションを再生成して変更を実装します。
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2.7.4. 期限切れの IP コアのアップグレード
以前のバージョンまたは インテル FPGA IP ソフトウェアの異なるエディションから生成するすべてのインテル FPGA IP バリエーションは、現在のソフトウェア・エディションまたはバージョンでのコンパイル前にアップグレードする必要があります。 Project Navigator に IP アップグレード・ステータスを示すバナーが表示されます。 古い IP コアをアップグレードするには、Launch IP Upgrade Tool または Project > Upgrade IP Components をクリックします。
Project Navigator の IP アップグレード・アラート
Upgrade IP Components ダイアログボックスのアイコンは、プロジェクトの IP バリエーションに対して IP アップグレードが必要な場合、オプションの場合、またはサポートされない場合を示します。現在のバージョンの インテル Quartus Prime ソフトウェアでコンパイルする前にアップグレードが必要な IP バリエーションをアップグレードします。
注意: IP コアをアップグレードすると、同様に IP インスタンス名を変更することなく、元の IP コア・エンティティー名に一意の識別子が追加される場合があります。 これらのファイルにインスタンス名が含まれている場合、 インテル Quartus Prime 設定ファイル（.qsf）、 インテル Quartus Prime デザイン制約ファイル（.sdc）、または Signal Tap ファイル（.stp）などのサポートする インテル Quartus Prime ファイルでこれらのエンティティ参照を更新する必要はありません。 インテル Quartus Prime ソフトウェアはインスタンス名のみを読み出し、両方の名前を指定するパス内のエンティティ名を無視します。 代入にはインスタンス名のみを使用します。
表 10. IP コアのアップグレード・ステータス
IP コア・ステータス 変更内容
IP Upgraded
IP バリエーションが インテル FPGA IP コアの 新バージョンを使用していることを示します。
IP Component Outdated
IP バリエーションが IP コアの古いバージョンを使用していることを示します。
continued...
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IP コア・ステータス 変更内容
IP End of Life
Intel は IP コアを寿命末期の状態として指定することを示します。 パラメーター・エディターで IP コアを編集する場合と編集しない場合があります。 この IP コアのサポートは、 インテル Quartus Prime ソフトウェアの将来のリリースでは中止されます。
IP Upgrade MismatchWarning
IP を別のデバイスファミリーに移行する際に、重要ではない IP コアの違いを警告します。
IP has incompatible subcores
IP に互換性のないサブコアがあるため、現在のバージョンの インテル Quartus Prime ソフトウェアが IPバリエーションのコンパイルをサポートしていないことを示します。
Compilation of IP NotSupported
現在のバージョンの インテル Quartus Prime ソフトウェアが IP バリエーションのコンパイルをサポートしていないことを示します。 これは、 インテル Quartus Prime ソフトウェアの別のエディションがこの IP を生成した場合に発生します。 この IP コンポーネントは、現在のエディションの互換コンポーネントに置き換えてください。
IP コアをアップグレードするには、次の手順を実行します。
1. インテル Quartus Prime ソフトウェアの 新バージョンでは、古い IP コアバリエーションを含むインテル Quartus Prime プロジェクトを開きます。 Upgrade IP Components ダイアログボックスには、プロジェクトの IP コアのステータスと、各コアのアップグレード手順が自動的に表示されます。 このダイアログボックスに手動でアクセスするには、Project > Upgrade IPComponents をクリックします。
2. 自動アップグレードをサポートする 1つまたは複数の IP コアをアップグレードするには、IP コアのAuto Upgrade]オプションをオンにし、Perform Automatic Upgrade をクリックします。アップグレードが完了すると、Status と Version カラムが更新されます。任意の IP コアで提供されるデザインの例は、IP コアをアップグレードするたびに自動的に再生成されます。
3. 個別の IP コアを手動でアップグレードするには、IP コアを選択して Upgrade in Editor（または単に IP コア名をダブルクリック）をクリックします。パラメーター・エディターが開き、パラメーターを調整して IP コアの 新バージョンを再生成することができます。
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図 -19: IP コアのアップグレード
Runs “Auto Upgrade” on all Outdated Cores
Opens Editor for Manual IP Upgrade
Generates/Updates Combined Simulation Setup Script for all Project IP
注意:
インテル Quartus Prime ソフトウェア・バージョン 12.0 より古い インテル FPGA IP コアはアップグレードをサポートしていません。 Intel は、現在のバージョンの インテルQuartus Prime ソフトウェアが各 IP コアの以前の 2 つのバージョンをコンパイルすることを確認します。 「 インテル FPGA IP コアのリリースノート」は、 インテル FPGA IP コアの検証例外を報告します。 Intel は、前の 2 つのリリースより古い IP コアのコンパイルを検証しません。
関連情報Intel FPGA IP コアのリリースノート
2.7.4.1. コマンドラインでの IP コアのアップグレード
オプションで、GUI を使用するのではなく、コマンドラインで インテル FPGA IP コアをアップグレードします。自動アップグレードをサポートしていない IP コアは、コマンドラインのアップグレードをサポートしていません。
• コマンドラインで単一の IP コアをアップグレードするには、次のコマンドを入力します。
quartus_sh –ip_upgrade –variation_files <my_ip>.<qsys,.v, .vhd> \ <quartus_project>
Example:quartus_sh -ip_upgrade -variation_files mega/pll25.qsys hps_testx
• コマンドラインで複数の IP コアを同時にアップグレードするには、次のコマンドを入力します。
quartus_sh –ip_upgrade –variation_files “<my_ip1>.<qsys,.v, .vhd>> \ ; <my_ip_filepath/my_ip2>.<hdl>” <quartus_project>
Example:quartus_sh -ip_upgrade -variation_files "mega/pll_tx2.qsys;mega/pll3.qsys" hps_testx
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2.7.4.2. 別のデバイスへの IP コアの移行
別の（しばしば新しい）デバイスをターゲットに設定する場合、 インテル FPGA IP パターンを移行します。ほとんどの インテル FPGA IP コアは自動移行をサポートしています。 一部の IP コアでは、移行のために手動で IP を再生成する必要があります。 いくつかの IP コアはデバイスの移行をサポートしていないため、プロジェクトでそれらを置き換える必要があります。Upgrade IP Components ダイアログボックスは、デザイン内の各 IP コアの移行サポートレベルを示します。
1. 移行が必要な IP コアを表示するには、Project > Upgrade IP Components をクリックします。 Description フィールドには、移行手順とバージョンの違いが表示されます。
2. 自動アップグレードをサポートする 1 つ以上の IP コアを移行するには、IP コアの AutoUpgrade オプションがオンになっていることを確認して、Perform Automatic Upgrade をクリックします。 アップグレードが完了すると、Status と Version カラムが更新されます。
3. 自動アップグレードをサポートしていない IP コアを移行するには、IP コア名をダブルクリックしてOK をクリックします。 パラメーター・エディターが表示されます。 パラメーター・エディターでCurrently selected device family が指定されている場合、Match project/defaultをオフにして、新しいターゲット・デバイス・ファミリーを選択します。
4. Generate HDL をクリックし、Synthesis および Simulation ファイルオプションを確認します。 Verilog HDL はデフォルトの出力ファイル形式です。 VHDL を出力フォーマットとして指定する場合、VHDL を選択して元の出力フォーマットを保持します。
5. Finish をクリックして、IP コアの移行を完了します。 ソフトウェアが IP コアファイルを上書きするかどうかを確認するメッセージが表示されたら、OK をクリックします。 移行が完了すると、Device Family カラムに新しいターゲット・デバイス名が表示されます。
6. 正確性を保証するには、パラメーター・エディターまたは生成された HDL で 新のパラメーターを確認します。
注意:
IP 移行により、IP バリエーションのポート、パラメーター、または機能が変更される場合があります。 これらの変更により、デザインの変更や IP バリアントの再パラメーター化が必要になることがあります。 移行中、IP バリエーションの HDL は、IP コアの元の出力場所とは異なるライブラリーに生成されます。 古い場所を参照する割り当てを更新します。 サポートされている Block Design File 回路図のシンボルがアップグレードされた IP コアを表す場合、新しく生成された<my_ip> .bsfに置き換えてください。 一部の IP コアの移行には、元のデバイスファミリーと移行デバイスファミリーのサポートがインストールされている必要があります。
関連情報Intel IP のリリースノート
2.7.4.3. IP または Platform Designer システムのアップグレードに関するトラブルシューティング
Upgrade IP Components ダイアログボックスは、アップグレードまたは移行後の各 IP コアおよび Platform Designer システムのバージョンとステータスをレポートします。
アップグレードまたは移行が失敗すると、Upgrade IP Components ダイアログボックスにエラーの解決方法が表示されます。
注意: IP バリエーション名またはパスにスペースを使用しないでください。
自動アップグレードまたは手動アップグレード中、Messages ウィンドウには各 IP コアまたはPlatform Designer システムのアップグレード情報が動的に表示されます。 アップグレード・エラーを解決するには、次の情報を使用してください。
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表 11. IP アップグレードのエラーの情報
アップグレード IP コンポーネントのフィールド
説明
Status 各アップグレードまたは移行の「成功」または「失敗」ステータスを表示します。 IP Upgrade Report を開くことができないアップグレードのステータスをクリックします。
Version アップグレードが成功すると、バージョン番号が動的に更新されます。 IP のアップグレードが必要な場合、テキストが赤色になります。
Device Family 移行が成功すると、新しいデバイスファミリーに動的に更新されます。 IP コアのアップグレードが必要な場合、テキストが赤色になります。
Auto Upgrade 自動アップグレードをサポートするすべての IP コアで自動アップグレードを実行します。 また、アップグレードに失敗した IP コアまたは Platform Designer システムの <Project Directory> /ip_upgrade_port_diff_report レポートを自動的に生成します。 これらのレポートを確認して、現在の IP コアバージョンと以前の IP コアバージョンとの間のポート差異を判断します。
IP コアまたは Platform Designer システムがバージョンのアップグレードや別のデバイスへの移行に「失敗」した場合、以下の手法を使用してエラーを解決してください。 Description フィールドに、次の1 つまたは複数を含む指示を確認して実装します。
• 現在のバージョンのソフトウェアが IP バリエーションをサポートしていない場合、コンポーネントを右クリックして Remove IP Component from Project をクリックします。この IP コアまたは Platform Designer システムを、現在のバージョンのソフトウェアでサポートされているものに置き換えます。
• 現在のターゲットデバイスが IP バリアントをサポートしていない場合、プロジェクトでサポートされているデバイスファミリーを選択するか、IP バリアントをターゲットデバイスをサポートする適切な代替デバイスに置き換えます。
• アップグレードまたは移行が失敗した場合、Status フィールドで Failed をクリックして、IPUpgrade Report の詳細を表示および確認します。IP コアに関する 新の既知の問題については、Release Notes リンクをクリックしてください。 この情報を使用して、アップグレードまたは移行の失敗の性質を判断し、アップグレード前に修正を加えます。
• アップグレードを失敗した IP コアまたは Platform Designer システムごとに IP Ports Diff レポートを自動的に生成するには、Auto Upgrade を実行します。 レポートを確認して、現在の IPコアバージョンと以前の IP コアバージョンとのポート差異を判断します。 Upgrade in Editorをクリックして特定のポートを変更し、IP コアまたは Platform Designer システムを再生成します。
• IP コアまたは Platform Designer システムが Auto Upgrade をサポートしていない場合、Upgrade in Editor をクリックしてエラーを解決し、パラメーター・エディターでコンポーネントを再生成します。
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図 -20: IP アップグレード・レポート
Reports on FailedIP Upgrades
Report Summary
2.7.5. インテル FPGA IP コアのシミュレーション
インテル Quartus Prime ソフトウェアは、サポートされる EDA シミュレーターでのアルテラ IP コアの RTL およびゲートレベルのシミュレーションをサポートしています。ソフトウェアは、各 IP コア向けの機能シミュレーション・モデル、テストベンチ（またはデザイン例）、およびベンダ向けに特化したシミュレーター・セットアップ・スクリプトを含む各 IP コア向けのシミュレーション・ファイルを IP 生成時に生成します。IP コアとともに生成された機能シミュレーション・モデルやテストベンチまたはデザイン例を、シミュレーションに使用できます。また、IP 生成出力には、あらゆるテストベンチをコンパイルおよび動作させるためのスクリプトも含まれます。生成されたスクリプトには、IP コアをシミュレーションするために必要な全てのモデルまたはライブラリーがリストされています。
インテル Quartus Prime ソフトウェアは、ユーザーのシミュレーターとの統合を提供し、また、ユーザー・スクリプトおよびカスタム・シミュレーション・フローを含む、多様なシミュレーション・フローをサポートしています。いずれのフローを選択したとしても、IP コアのシミュレーションは以下のステップを伴います。
1. シミュレーション・モデル、テストベンチ（またはデザイン例）、シミュレーター・セットアップ・スクリプト・ファイルを生成します。
2. シミュレーター環境とシミュレーション・スクリプトを設定します。
3. シミュレーション・モデル・ライブラリーをコンパイルします。
4. シミュレータを動作させます。
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2.7.5.1. 生成されるシステム・シミュレーション・ファイル
インテル Quartus Prime ソフトウェアは、オプションで、IP コアを生成するときに機能シミュレーション・モデル、任意のテストベンチ（またはサンプルデザイン）、ベンダー固有のシミュレーター・セットアップ・スクリプトを生成します。 IP シミュレーション・ファイルの生成を制御するには：
• サポートされているシミュレーターと IP シミュレーション・ファイル生成のオプションを指定するには、Assignment > Settings > EDA Tool Settings > Simulation をクリックします。
• 新しい IP バリエーションをパラメーター化し、シミュレーション・ファイルの生成を有効にし、IP コア合成ファイルとシミュレーション・ファイルを生成するには、Tools > IP Catalog をクリックします。
• 既存の IP コア・バリエーションのパラメーターを編集し、合成またはシミュレーション・ファイルを再生成するには、View > Project Navigator > IP Components をクリックします。
表 12. Intel FPGA IP のシミュレーション・ファイル
ファイルタイプ 変更内容 ファイル名
i シミュレーター・セットアップ・スクリプト
ベンダー固有のスクリプトを使用して、 インテル FPGAIP モデルとシミュレーション・モデル・ライブラリー・ファイルをコンパイル、精緻化、シミュレートします。 オプションで、個々の IP コアスクリプトを 1 つのファイルに結合するベンダーごとに生成されたシミュレータセットアップスクリプト。 上位のシミュレーション・スクリプトから結合スクリプトを入手して、スクリプトのメンテナンスをなくします。
<my_dir>/aldec/riviera_setup.tcl
<my_dir>/cadence/ncsim__setup.sh
<my_dir>/xcelium/xcelium_setup.sh
<my_dir>/mentor/msim_setup.tcl
/simulation/synopsys/vcs/vcs_setup.sh
/simulation/synopsys/vcsmx/vcsmx_setup.sh
注意: インテル FPGA IP コアは、シミュレーションに特化した IP 機能シミュレーション・モデルや暗号化された RTL モデル、あるいはプレーン・テキストの RTL モデルを含む、幅広いシミュレーション・モデルをサポートしています。これらはすべてサイクル精度のモデルです。モデルは、業界標準の VHDL またはVerilog HDL シミュレーターを使用する、IP コア・インスタンスの高速な機能シミュレーションをサポートしています。一部のコアでは、プレーン・テキストの RTL モデルのみが生成され、そのモデルしかシミュレーションできません。シミュレーション・モデルはシミュレーションのみに使用し、合成やその他の目的のために使用しないでください。これらのモデルを合成に使用すると、機能しないデザインが作成されます。
2.7.5.2. IP シミュレーションのスクリプティング
インテル Quartus Prime ソフトウェアは、スクリプトを使用して、ご希望のシミュレーション環境でシミュレーション処理を自動化します。 シミュレーションを制御する方が望ましいスクリプティング手法を使用してください。
バージョンに依存しないトップレベルのシミュレーション・スクリプトを使用して、デザイン、テストベンチ、および IP コアのシミュレーションを制御します。 IP のアップグレードまたは再生成後に インテルQuartus Prime 生成シミュレーション・ファイル名が変更される可能性があるため、生成されたセットアップ・スクリプトを直接使用するのではなく、 上位のシミュレーション・スクリプトが生成されたセットアップ・スクリプトを "ソース"する必要があります。 組み合わされたシミュレーター・セットアップ・スクリプトを生成または再生成するには、次の手順に従います。
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図 -21: トップレベルのシミュレーション・スクリプトへ生成されたシミュレーター・セットアップ・スクリプトの組み込み
Top-Level Simulation Script
Specify project-specific settings: TOP_LEVEL_NAME
Source the Combined IP Setup Simulator Script(e.g., source msim_setup.tcl)
ElaborateSimulate
Individual IPSimulation Scripts
Combined IPSimulator Script
(Includes Templates)
Click “Generate Simulator Script for IP”Additional compile and elaboration options
Compile design files:Use generated scripts to compile device librariesand IP filesCompile your design and testbench files
Add optional QSYS_SIMDIR variable
1. Project > Upgrade IP Components > Generate Simulator Script for IP をクリックするか（または ip-setup-simulationユーティリティーを実行して）、シミュレーターごとにすべての IP 用のシミュレーター・セットアップ・スクリプトを生成または再生成します。
2. 生成されたスクリプトのテンプレートを使用して、 上位レベルのシミュレーション・スクリプトで結合スクリプトを入手します。 各シミュレーターの結合スクリプト・ファイルには、セットアップ・スクリプトを 上位のシミュレーション・スクリプトに統合するための基本的なテンプレートが含まれています。
この方法を使用すると、IP バリエーションを変更またはアップグレードした場合に、シミュレーション・スクリプトを手動で更新する必要がなくなります。
2.7.5.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
Generate Simulator Setup Script for IP コマンドを実行すると、シミュレーター・セットアップ・スクリプトを組み合わせて生成できます。
注意: この機能は、すべてのデバイスで インテル Quartus Prime プロ・エディションソフトウェアで使用できます。 この機能は、 インテル Arria 10 デバイスのみの インテル Quartus Prime スタンダード・エディションソフトウェアで使用できます。
この結合されたスクリプトを 上位のシミュレーション・スクリプトから入手してください。 次のいずれかが発生したら、Tools > Generate Simulator Setup Script for IP（またはコマンドラインで ip-setup-simulationユーティリティーを使用する）をクリックして、結合スクリプトを生成または更新します。
• IP コアの初期生成または新しいパラメーターによる再生成
• インテル Quartus Prime ソフトウェア・バージョンのアップグレード
• IP コアバージョンのアップグレード
各シミュレーターのすべてのプロジェクト IP コアのシミュレーター・セットアップ・スクリプトを生成するには：
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1. 1 つ以上の IP コアを生成、再生成、またはアップグレードします。 「IP コアの生成 」または「IP コアのアップグレード」を参照してください。
2. Tools > Generate Simulator Setup Script for IP をクリックします（または ip-setup-simulationユーティリティを実行する）。 Output Directory およびライブラリーのコンパイル・オプションを指定します。 OK をクリックしてファイルを生成します。 デフォルトでは、ファイルは相対パスを使用して /<project directory>/<simulator>/ ディレクトリーに生成されます。
3. 生成されたシミュレーター・セットアップ・スクリプトを 上位のシミュレーション・スクリプトに組み込むには、生成されたシミュレーター・セットアップ・スクリプトのテンプレート・セクションを参照し、 上位のスクリプトを作成します。
a. シミュレーター固有の生成されたスクリプトから指定されたテンプレート・セクションをコピーし、新しいトップレベル・ファイルに貼り付けます。
b. コピーしたテンプレート・セクションから各行の先頭にあるコメントを削除します。
c. デザイン・シミュレーションの要件を満たすために必要なカスタマイズを指定します。たとえば、次のようになります。
• デザインのシミュレーションのトップレベル・ファイルに TOP_LEVEL_NAME変数を指定します。 シミュレーションの 上位エンティティは、多くの場合、デザインをインスタンス化するテストベンチです。 次に、デザインが IP コアまたは Platform Designer システムをインスタンス化します。 TOP_LEVEL_NAMEの値を 上位エンティティに設定します。
• 必要に応じて、生成された IP シミュレーション・ファイルの位置を指すようにQSYS_SIMDIR変数を設定します。
• 上位の HDL ファイル（テストプログラムなど）とデザイン内の他のすべてのファイルをコンパイルします。
• grepコマンドライン・ユーティリティーを使用してエラー・シグネチャーのトランスクリプト・ファイルを検索するか、レポートを電子メール送信するなど、その他の変更を指定します。
4. IP バリエーションを再生成した後、Tools > Generate Simulator Setup Script for IP（または ip-setup-simulation）を再実行します。
表 13. シミュレーション・スクリプトのユーティリティー
ユーティリティー シンタックス
ip-setup-simulationは、プロジェクト内のすべての インテル FPGA IP コアに対して、バージョンに依存しない結合されたシミュレーション・スクリプトを生成します。 このコマンドは、ソフトウェアまたは IP バージョンのアップグレード後にスクリプトの再生成も自動化します。 シミュレーション環境に必要な場合は、compile-to-workオプションを使用して、すべてのシミュレーション・ファイルを単一のワーク・ライブラリーにコンパイルします。 可能な限り相対パスを使用するには、---use-relative-pathsオプションを使用します。
ip-setup-simulation --quartus-project=<my proj> --output-directory=<my_dir> --use-relative-paths --compile-to-work
--use-relative-paths--compile-to-workはオプションです。 コマンドラインのヘルプでこれらの実行可能ファイルのすべてのオプションを表示するには、<utility name>と入力します。
ip-make-simscriptは、コマンドラインで指定したすべての IP コアのシミュレーション・スクリプトを生成します。 コマンドに 1 つ以上の.spd ファイルと出力ディレクトリーを指定します。 スクリプトを実行すると、IP シミュレーション・モデルがさまざまなシミュレーション・ライブラリーにコンパイルされます。
ip-make-simscript --spd=<ipA.spd,ipB.spd> --output-directory=<directory>
continued...
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ユーティリティー シンタックス
ip-make-simscriptは、コマンドラインで指定したすべての IP コアとサブシステムのシミュレーション・スクリプトを生成します。
ip-make-simscript --system-files=<ipA.ip, ipB.ip> --output-directory=<directory>
次のセクションでは、 上位のシミュレーション・スクリプトで各シミュレーター・セットアップ・スクリプトを入手するためのステップ・バイ・ステップの手順を説明します。
Aldec ActiveHDL*または Riviera Pro* Simulator セットアップ・スクリプトの入手生成された ActiveHDL*または Riviera Pro*シミュレーション・スクリプトを 上位のプロジェクト・シミュレーション・スクリプトに組み込むには、次の手順に従います。
1. 生成されたシミュレーション・スクリプトには、次のテンプレート・ラインが含まれています。 これらのラインを切り取り、新しいファイルに貼り付けます。 例えば、sim_top.tclなどです。
# # Start of template # # If the copied and modified template file is "aldec.do", run it as: # # vsim -c -do aldec.do # # # # Source the generated sim script # source rivierapro_setup.tcl # # Compile eda/sim_lib contents first # dev_com # # Override the top-level name (so that elab is useful) # set TOP_LEVEL_NAME top # # Compile the standalone IP. # com # # Compile the top-level # vlog -sv2k5 ../../top.sv # # Elaborate the design. # elab # # Run the simulation # run # # Report success to the shell # exit -code 0 # # End of template
2. 各ラインの 初の 2 文字を削除します（コメントとスペース）。
# Start of template # If the copied and modified template file is "aldec.do", run it as: # vsim -c -do aldec.do # # Source the generated sim script source rivierapro_setup.tcl # Compile eda/sim_lib contents first dev_com # Override the top-level name (so that elab is useful) set TOP_LEVEL_NAME top # Compile the standalone IP. com # Compile the top-level vlog -sv2k5 ../../top.sv # Elaborate the design. elab # Run the simulation run # Report success to the shell exit -code 0# End of template
3. シミュレーションの 上位ファイルに応じて、TOP_LEVEL_NAMEおよびコンパイル・ステップを適切に変更します。 例えば：
set TOP_LEVEL_NAME sim_top vlog –sv2k5 ../../sim_top.sv
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4. 必要に応じて、QSYS_SIMDIR変数を追加して、生成された IP シミュレーション・ファイルの場所を指定します。 デザイン・シミュレーションの要件を満たすために必要な変更を指定します。 スクリプトには、コンパイルまたはシミュレーション・オプションを設定するための変数が用意されています。 詳細については、生成されたスクリプトを参照してください。
5. 生成されたシミュレーション・ディレクトリーから新しいトップレベル・スクリプトを実行します。
vsim –c –do <path to sim_top>.tcl
Cadence Incisive* Simulator セットアップ・スクリプトの入手生成された Cadence Incisive* IP シミュレーション・スクリプトをトップレベルのプロジェクト・シミュレーション・スクリプトに組み込むには、以下の手順に従ってください。
1. 生成されたシミュレーション・スクリプトには、次のテンプレート・ラインが含まれています。 これらのラインを切り取り、新しいファイルに貼り付けます。 たとえば、 ncsim.shなどです。
# # Start of template# # If the copied and modified template file is "ncsim.sh", run it as:# # ./ncsim.sh# # # # Do the file copy, dev_com and com steps# source ncsim_setup.sh# SKIP_ELAB=1# SKIP_SIM=1# # # Compile the top level module# ncvlog -sv "$QSYS_SIMDIR/../top.sv"# # # Do the elaboration and sim steps# # Override the top-level name# # Override the sim options, so the simulation# # runs forever (until $finish()). # source ncsim_setup.sh# SKIP_FILE_COPY=1# SKIP_DEV_COM=1# SKIP_COM=1# TOP_LEVEL_NAME=top# USER_DEFINED_SIM_OPTIONS=""# # End of template
2. 各ラインの 初の 2 文字を削除します（コメントとスペース）。
# Start of template# If the copied and modified template file is "ncsim.sh", run it as:# ./ncsim.sh# # Do the file copy, dev_com and com stepssource ncsim_setup.shSKIP_ELAB=1SKIP_SIM=1# Compile the top level modulencvlog -sv "$QSYS_SIMDIR/../top.sv"# Do the elaboration and sim steps# Override the top-level name# Override the sim options, so the simulation# runs forever (until $finish()).source ncsim_setup.shSKIP_FILE_COPY=1SKIP_DEV_COM=1SKIP_COM=1TOP_LEVEL_NAME=topUSER_DEFINED_SIM_OPTIONS=""# End of template
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3. シミュレーションの 上位ファイルに応じて、TOP_LEVEL_NAMEおよびコンパイル・ステップを適切に変更します。 例えば：
TOP_LEVEL_NAME=sim_top \ ncvlog -sv "$QSYS_SIMDIR/../top.sv"
4. 必要に応じて、QSYS_SIMDIR変数を追加して、生成された IP シミュレーション・ファイルの場所を指定します。 デザイン・シミュレーションの要件を満たすために必要な変更を指定します。 スクリプトには、コンパイルまたはシミュレーション・オプションを設定するための変数が用意されています。 詳細については、生成されたスクリプトを参照してください。
5. ncsim.shへのパスを指定して、生成されたシミュレーション・ディレクトリーから結果のトップレベル・スクリプトを実行します。
Mentor Graphics ModelSim* Simulator セットアップ・スクリプトの入手生成された ModelSim* IP のシミュレーション・スクリプトをトップレベルのプロジェクト・シミュレーション・スクリプトに組み込むには、次の手順に従ってください。
1. 生成されたシミュレーション・スクリプトには、次のテンプレート・ラインが含まれています。 これらのラインを切り取り、新しいファイルに貼り付けます。 例えば、sim_top.tcl などです。
# # Start of template# # If the copied and modified template file is "mentor.do", run it# # as: vsim -c -do mentor.do# # # # Source the generated sim script# source msim_setup.tcl# # Compile eda/sim_lib contents first# dev_com# # Override the top-level name (so that elab is useful)# set TOP_LEVEL_NAME top# # Compile the standalone IP.# com# # Compile the top-level# vlog -sv ../../top.sv# # Elaborate the design.# elab# # Run the simulation# run -a# # Report success to the shell# exit -code 0# # End of template
2. 各ラインの 初の 2 文字を削除します（コメントとスペース）。
# Start of template# If the copied and modified template file is "mentor.do", run it# as: vsim -c -do mentor.do# # Source the generated sim script source msim_setup.tcl# Compile eda/sim_lib contents firstdev_com# Override the top-level name (so that elab is useful)set TOP_LEVEL_NAME top# Compile the standalone IP.com# Compile the top-level vlog -sv ../../top.sv# Elaborate the design.elab# Run the simulationrun -a# Report success to the shellexit -code 0# End of template
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3. シミュレーションのトップレベル・ファイルに応じて、TOP_LEVEL_NAMEおよびコンパイル・ステップを適切に変更します。 例えば：
set TOP_LEVEL_NAME sim_top vlog -sv ../../sim_top.sv
4. 必要に応じて、QSYS_SIMDIR変数を追加して、生成された IP シミュレーション・ファイルの位置を指定します。 デザインのシミュレーション要件を満たすために必要な変更を指定します。 スクリプトには、コンパイルまたはシミュレーション・オプションを設定するための変数が用意されています。 詳細については、生成されたスクリプトを参照してください。
5. 生成されたシミュレーション・ディレクトリーから結果のトップレベル・スクリプトを実行します。
vsim –c –do <path to sim_top>.tcl
Synopsys VCS* Simulator セットアップ・スクリプトの入手生成された Synopsys VCS*シミュレーション・スクリプトを 上位のプロジェクト・シミュレーション・スクリプトに組み込むには、次の手順に従ってください。
1. 生成されたシミュレーション・スクリプトには、これらのテンプレート・ラインが含まれています。 「ヘルパーファイル」の前のラインを切り貼りして新しい実行可能ファイルに貼り付けます。 たとえば、synopsys_vcs.fなどです。
# # Start of template# # If the copied and modified template file is "vcs_sim.sh", run it# # as: ./vcs_sim.sh# # # # Override the top-level name# # specify a command file containing elaboration options# # (system verilog extension, and compile the top-level).# # Override the sim options, so the simulation# # runs forever (until $finish()).# source vcs_setup.sh# TOP_LEVEL_NAME=top# USER_DEFINED_ELAB_OPTIONS="'-f ../../../synopsys_vcs.f'"# USER_DEFINED_SIM_OPTIONS=""# # # helper file: synopsys_vcs.f# +systemverilogext+.sv# ../../../top.sv# # End of template
2. 次のように、vcs.shファイルの各ラインの 初の 2 文字（コメントとスペース）を削除します。
# Start of template# If the copied and modified template file is "vcs_sim.sh", run it# as: ./vcs_sim.sh# # Override the top-level name# specify a command file containing elaboration options# (system verilog extension, and compile the top-level).# Override the sim options, so the simulation# runs forever (until $finish()).source vcs_setup.shTOP_LEVEL_NAME=topUSER_DEFINED_ELAB_OPTIONS="'-f ../../../synopsys_vcs.f'"USER_DEFINED_SIM_OPTIONS=""
3. 次のように、synopsys_vcs.fファイルの各ライン（コメントとスペース）の 初の 2 文字を削除します。
# helper file: synopsys_vcs.f +systemverilogext+.sv ../../../top.sv# End of template
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4. シミュレーションのトップレベル・ファイルに応じて、TOP_LEVEL_NAMEおよびコンパイル・ステップを適切に変更します。 例えば：
TOP_LEVEL_NAME=sim_top
5. 必要に応じて、QSYS_SIMDIR変数を追加して、生成された IP シミュレーション・ファイルの位置を指定します。 デザインのシミュレーション要件を満たすために必要な変更を指定します。 スクリプトには、コンパイルまたはシミュレーション・オプションを設定するための変数が用意されています。 詳細については、生成されたスクリプトを参照してください。
6. vcs_sim.shへのパスを指定して、生成されたシミュレーション・ディレクトリーから結果のトップレベル・スクリプトを実行します。
Synopsys VCS MX Simulator セットアップ・スクリプトの入手生成された Synopsys VCS MX シミュレーション・スクリプトを組み込み、トップレベルのプロジェクト・シミュレーション・スクリプトで使用するには、以下の手順に従ってください。
1. 生成されたシミュレーション・スクリプトには、これらのテンプレート・ラインが含まれています。 「ヘルパーファイル」の前のラインをカットアンドペーストして新しい実行可能ファイルに貼り付けます。 たとえば、vcsmx.shなどです。
# # Start of template# # If the copied and modified template file is "vcsmx_sim.sh", run# # it as: ./vcsmx_sim.sh# # # # Do the file copy, dev_com and com steps# source vcsmx_setup.sh# SKIP_ELAB=1 # SKIP_SIM=1# # # Compile the top level module vlogan +v2k +systemverilogext+.sv "$QSYS_SIMDIR/../top.sv" # # Do the elaboration and sim steps# # Override the top-level name# # Override the sim options, so the simulation runs# # forever (until $finish()).# source vcsmx_setup.sh# SKIP_FILE_COPY=1# SKIP_DEV_COM=1# SKIP_COM=1# TOP_LEVEL_NAME="'-top top'"# USER_DEFINED_SIM_OPTIONS=""# # End of template
2. 以下に示すように、各ラインの 初の 2 文字（コメントとスペース）を削除します。
# Start of template# If the copied and modified template file is "vcsmx_sim.sh", run# it as: ./vcsmx_sim.sh# # Do the file copy, dev_com and com stepssource vcsmx_setup.shSKIP_ELAB=1SKIP_SIM=1 # Compile the top level modulevlogan +v2k +systemverilogext+.sv "$QSYS_SIMDIR/../top.sv" # Do the elaboration and sim steps# Override the top-level name# Override the sim options, so the simulation runs# forever (until $finish()).source vcsmx_setup.shSKIP_FILE_COPY=1
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SKIP_DEV_COM=1SKIP_COM=1TOP_LEVEL_NAME="'-top top'"USER_DEFINED_SIM_OPTIONS=""# End of template
3. シミュレーションのトップレベル・ファイルに応じて、TOP_LEVEL_NAMEおよびコンパイル・ステップを適切に変更します。 例えば：
TOP_LEVEL_NAME=”-top sim_top’”
4. トップレベル・ファイルのコンパイルを適切に変更します。たとえば、次のようにします。
vlogan +v2k +systemverilogext+.sv "$QSYS_SIMDIR/../sim_top.sv"
5. 必要に応じて、QSYS_SIMDIR変数を追加して、生成された IP シミュレーション・ファイルの位置を指定します。 デザインのシミュレーション要件を満たすために必要な変更を指定します。 スクリプトには、コンパイルまたはシミュレーション・オプションを設定するための変数が用意されています。 詳細については、生成されたスクリプトを参照してください。
6. vcsmx_sim.shへのパスを指定して、生成されたシミュレーション・ディレクトリーから結果のトップレベル・スクリプトを実行します。
2.7.6. 他の EDA ツールでの IP コアのを同期
必要に応じて、サポートされている別の EDA ツールを使用して、 インテル FPGA IP コアを含むデザインを合成します。 サードパーティの EDA 合成ツールで使用する IP コア合成ファイルを生成する場合、領域およびタイミング推定ネットリストを作成できます。 生成をイネーブルするには、IP バリエーションをカスタマイズするときに Create timing and resource estimates for third-party EDAsynthesis tools をオンにします。
エリアとタイミングの推定ネットリストは、IP コアの接続とアーキテクチャを記述していますが、実際の機能の詳細は含まれていません。 この情報により、特定のサードパーティの合成ツールで領域とタイミングの見積もりをよりよくレポートできます。 さらに、合成ツールは、タイミング情報を使用してタイミング駆動 適化を実現し、結果の品質を向上させることができます。
インテル Quartus Prime ソフトウェアは、指定した出力ファイル形式に関係なく、 <variantname>_syn.vネットリストファイルを Verilog HDL 形式で生成します。 このネットリストを合成に使用する場合、IP コアのラッパーファイル<variant name> .vまたは<variant name> .vhdをインテル Quartus Prime プロジェクトに含める必要があります。
2.7.7. HDL での直接インスタンス化
IP コア名を呼び出し、IP コアのパラメーターを宣言することにより、HDL コードで IP コアを直接インスタンス化します。 このアプローチは、他のモジュール、コンポーネント、またはサブデザインのインスタンス化に似ています。 VHDL で IP コアをインスタンス化するときは、関連するライブラリーを含める必要があります。
2.7.7.1. トップレベル Verilog HDL モジュールの例
マルチプレクサーに接続された 1 つの入力を持つトップレベル・モジュールの Verilog HDLALTFP_MULT。
module MF_top (a, b, sel, datab, clock, result); input [31:0] a, b, datab; input clock, sel; output [31:0] result;
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wire [31:0] wire_dataa; assign wire_dataa = (sel)? a : b; altfp_mult inst1 (.dataa(wire_dataa), .datab(datab), .clock(clock), .result(result)); defparam inst1.pipeline = 11, inst1.width_exp = 8, inst1.width_man = 23, inst1.exception_handling = "no"; endmodule
2.7.7.2. トップレベル VHDL モジュールの例
マルチプレクサーに接続された 1 つの入力を持つトップレベル・モジュールの VHDL ALTFP_MULT。
library ieee;use ieee.std_logic_1164.all; library altera_mf;use altera_mf.altera_mf_components.all;
entity MF_top is port (clock, sel : in std_logic; a, b, datab : in std_logic_vector(31 downto 0); result : out std_logic_vector(31 downto 0));end entity;
architecture arch_MF_top of MF_top issignal wire_dataa : std_logic_vector(31 downto 0);begin
wire_dataa <= a when (sel = '1') else b; inst1 : altfp_mult generic map ( pipeline => 11, width_exp => 8, width_man => 23, exception_handling => "no") port map ( dataa => wire_dataa, datab => datab, clock => clock, result => result); end arch_MF_top;
2.7.8. IEEE 1735 暗号化規格のサポート
インテル Quartus Prime プロ・エディションのソフトウェアは、IP コア解読に IEEE1735 v1 暗号化規格をサポートしています。 インテル Quartus Prime スタンダード・エディションのソフトウェアはこの機能をサポートしていません。
次の Verilog または VHDL プラグマを公開鍵とともに RTL に追加すると、 インテル Quartus Primeソフトウェアはキーを使用して IP コアを復号化します。 この機能を使用するには、IEEE1735 標準をサポートするシミュレーションまたは合成ツールを使用します。
Verilog/SystemVerilog Encryption Pragma:
`pragma protect key_keyowner = “Intel Corporation”`pragma protect key_method = “rsa”`pragma protect key_keyname = “Altera Key1”`pragma protect key_block<Encrypted session key>
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VHDL Encryption Pragma:
`protect key_keyowner = “Intel Corporation”`protect key_method = “rsa”`protect key_keyname = “Altera Key1”`protect key_block<Encrypted session key>
すべての言語について、営業担当者または FAE から入手可能なキー値を含めてください。
関連情報myAltera.com
2.8. 他の EDA ツールの統合
オプションで、サポートされている EDA デザイン入力、合成、シミュレーション、物理合成、フォーマル検証ツールを インテル Quartus Prime デザインフローに統合できます。 インテル Quartus Prime ソフトウェアは、他の EDA デザイン入力および合成ツールからのネットリスト・ファイルをサポートしています。 インテル Quartus Prime ソフトウェアは、オプションで、他の EDA ツールで使用するためのさまざまなファイルを生成します。
インテル Quartus Prime ソフトウェアは EDA ツールファイルを管理し、次の統合機能を提供します。
• デバイス、シミュレーター、およびデザイン言語のすべての RTL およびゲート・レベル・シミュレーションのモデル・ライブラリーを自動的にコンパイルします（Tools > Launch SimulationLibrary Compiler）。
• 他の EDA デザインエントリーまたは合成ツールで生成されたファイルを合成されたデザインファイルとしてプロジェクトに組み込みます（Project > Add/Remove File from Project）。
• ボードレベルの検証用のオプションファイルを自動的に生成します（Assignments >Settings > EDA Tool Settings）。
2.9. プロジェクトのエクスポート、アーカイブ、および移行
インテル Quartus Prime ソフトウェアは、コンパイル・データベースのエクスポートを介してプロジェクト間でのコンパイル結果の転送をサポートします。 デザイナー間でプロジェクトを共有するため、またはプロジェクトを新しいバージョンの インテル Quartus Prime ソフトウェアに移行するために、すべてのプロジェクト・ファイルの単一ファイル圧縮アーカイブを作成することもできます。 インテルQuartus Prime ソフトウェアは、チームベースのデザインをサポートする外部リビジョン管理システムを容易にします。 プロジェクト情報をエクスポート、アーカイブ、および移行するには、次の方法を使用します。
関連情報• 外部リビジョン・コントロールの使用 (54 ページ)
• オペレーティング・システム間でのプロジェクトの移行 (55 ページ)
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2.9.1. コンパイル・データベースのエクスポート
Compiler は、Compiler の 1 つ以上のモジュールを実行するたびに、結果のデータベースを生成します。 インテル Quartus Prime データベースファイル（.qdb）は、コンパイル結果を保存します。 次の方法でコンパイル・データベースを使用できます。
• インテル Arria 10 および インテル Cyclone 10 GX FPGA デザインでは、デザイン全体のコンパイル結果を保存して、新しいバージョンの インテル Quartus Prime ソフトウェアに移行することができます。 合成後または適合後のバージョン互換データベース（Project > ExportDatabase）をエクスポートし、それを新しいバージョンの インテル Quartus Prime ソフトウェア（Project > Import Database）または別のプロジェクトにインポートします。
• インテル Arria 10、 インテル Cyclone 10 GX、および インテル Stratix 10 FPGA デザインの場合、合成、配置、または 終コンパイル snapshot（Project > Export Design Partition）を使用して、コンパイルデータベースを特定のデザイン・パーティション用にエクスポートすることができます。 スナップショットは、Compiler のその段階を実行した後のデザインのビューです。 このスナップショットは、Partition Database File（.qdb）をエクスポートして保存し、ブロックベースのデザインフローまたはパーシャル・リコンフィギュレーション・フローでそのエクスポートされたパーティションを再使用することができます。
2.9.1.1. バージョン互換のデザイン・コンパイル・データベースのエクスポート
デザイン全体のバージョン互換のデザイン・コンパイル・データベースをエクスポートするには、次の手順に従います。
注意: バージョン対応のデザイン・コンパイル・データベースのエクスポートは、 インテル Stratix 10 デザインでは使用できません。 インテル Stratix 10 デザイン用のコンパイル・データベースのエクスポートについては、デザイン・パーティションのエクスポート (51 ページ)を参照してください。
1. インテル Quartus Prime ソフトウェアでコンパイル結果をエクスポートするプロジェクトを開きます。
2. 次のいずれかのコマンドを実行して、コンパイル・データベースを生成します。
• Processing > Start > Start Fitter を開始して、ポスト・フィット・ネットリストを生成します。
• Processing > Start Compilation をクリックして、ポストフィット 終ネットリストを生成します。
3. Project > Export Design をクリックします。 エクスポートする Snapshot を選択します。Quartus Database File （.qdb）はコンパイル・データベースを保持します。 次のSnapshot のいずれかを選択できます。
• synthesized—Compiler の Analysis＆Synthesis ステージの出力を表します。
• final—Fitter の 終出力を表します。
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図 -22: Export Design ダイアログボックス
4. OK をクリックします。
5. エクスポートされたデザインの設定と制約ファイルをエクスポートされたデザインに含めるには、.qsfファイルと.sdcファイルをインポート・プロジェクト・ディレクトリーにコピーします。 または、Project > Archive Project コマンドを使用して、設定ファイルと制約ファイルを含む元のプロジェクトのアーカイブを作成します。 このアーカイブは、新しいバージョンの インテルQuartus Prime ソフトウェアで開くことができます。
2.9.1.2. バージョン互換のデザイン・コンパイル・データベースのインポート
別のプロジェクトからエクスポートされた完全なデザイン・コンパイル・データベースをインポートするには、次の手順に従います。
注意: バージョン対応のデザイン・コンパイル・データベースのインポートは、 インテル Stratix 10 デザインでは使用できません。
1. インテル Quartus Prime ソフトウェアで、デザイン・コンパイル・データベースをエクスポートした元のプロジェクトを開きます。 インテル Quartus Prime ソフトウェアの新しいバージョンに移行するときは、 インテル Quartus Prime ソフトウェアのそれ以降のバージョンでプロジェクトを開きます。
注意: または、元のコンパイル・データベースと制約ファイルを.qarファイルにアーカイブした場合、Project > Restore Project Archive > をクリックして、インポートするプロジェクトを開きます。
2. インテル Quartus Prime ソフトウェアが別のソフトウェア・バージョンから作成したデザインを開くかどうかを尋ねる場合、Yes をクリックします。
3. 以前にエクスポートするデザインをコンパイルしている場合、Project > Clean Project をクリックしてインポート前に古いコンパイル・データベースをクリーンアップします。
4. Project > Import Design をクリックし、エクスポートされた結果を含む QuartusDatabase File を指定します。 インポートには、次のいずれかのオプションをイネーブルすることができます。
• 以前のバージョンの インテル Quartus Prime ソフトウェアからの特定の構成ルールの変更の合法性チェックをディセーブルするには、Timing analysis mode をイネーブルします。このオプションを使用しないと、デザインを正常にインポートできない場合にのみ、このオプションを使用します。Timing analysis mode をイネーブルしたデザインをインポートした後は、それを使用してプログラミング・ファイルを生成することはできません。
• Overwrite existing project's databases オプションは、指定された CoreDatabase Archive File をインポートする前に、現在のプロジェクトからすべての以前のコンパイル・データベースを削除します。
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図 -23: Import Assignments ダイアログボックス
2.9.1.3. デザイン・パーティションのエクスポート
デザイン・パーティションは、論理的な名前付き階層境界割り当てです。 合成または 終コンパイル・スナップショットの結果を保存するパーティションを作成できます。 パーティションを作成する前に、デザイン階層を精緻化する必要があります。デザイン・パーティション・ウィンドウでは、プロジェクトのすべてのデザイン・パーティションを表示および変更できます。 Compiler は、編集可能なデフォルトのパーティション名を割り当てます。 すべてのデザイン・パーティション名は一意でなければならず、英数字とアンダースコア（_）文字のみで構成できます。 スナップショットは、各コンパイル段階の結果を保存します。 別のプロジェクトでスナップショットを再使用するには、スナップショットをデザイン・パーティションとしてエクスポートします。
インターフェイスをエクスポートするために、次のステップに従います。
1. デザイン階層を完成させるには、Processing > Start > Start Analysis & Synthesis をクリックします。
2. Assignments > Design Partitions Window をクリックします。 プロジェクトに 1 つまたは複数のデザイン・パーティションを定義します。
以下のオプションが提供されています。
3. エクスポートするコンパイル（スナップショット）の段階に応じて、合成または Fitter（Processing > Start > Start Fitter)）、またはフルコンパイル（Processing > StartCompilation）を実行します。
4. Project > Export Design Partition をクリックします。 Design Partition 名とエクスポート用の Snapshot コンパイルを選択します。
5. エンティティー向け.sdcファイルをエクスポートされた.qdbに含めるには、Include entity-bound SDC files for the selected partition をオンにします。
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図 -24: デザイン・パーティションのプランニング
関連情報• Block-Based Design User Guide
• Partial Reconfiguration User Guide
2.9.2. プロジェクトのアーカイブ
オプションで、Project > Archive Project をクリックして、単一の圧縮 インテル Quartus PrimeArchive File（.qar）にプロジェクトの要素を保存します。
.qarは、プロジェクトの復元に必要なロジック・デザイン、プロジェクト、設定ファイルを保持します。
このテクニックを使用して、デザイナー間でプロジェクトを共有したり、プロジェクトを新しいバージョンの インテル Quartus Prime ソフトウェア、または Intel サポートに転送します。 オプションで、コンパイル結果、Platform Designer システムファイル、およびサードパーティーの EDA ツールファイルをアーカイブに追加します。 別のバージョンの インテル Quartus Prime ソフトウェアでアーカイブを復元する場合、元のコンパイル結果を保持するために元の.qdfをアーカイブに含める必要があります。
2.9.2.1. 手動でアーカイブへのファイルの追加
ファイルをアーカイブに手動で追加するには、次の手順に従います。
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1. Project > Archive Project をクリックし、アーカイブファイル名を指定します。
2. Advanced をクリックします。
3. アーカイブする File set を選択するか、Custom を選択します。 アーカイブの場合は Filesubsets をオンにします。
4. Add をクリックし、Platform Designer システムまたは EDA ツールファイルを選択します。OKをクリックします。
5. Archive をクリックします。
2.9.2.2. サービス依頼のためのプロジェクトのアーカイブ
サービス要求のプロジェクトをアーカイブするときは、顧客サポートによる適切なデバッグのために必要なファイルタイプをすべて含めます。
Intel サービス要求に適切なアーカイブファイルを特定して含めるには：
1. Project > Archive Project をクリックし、アーカイブファイル名を指定します。
2. Advanced をクリックします。
3. File set では、Intel サポートのファイルを含めるには Service request を選択します。
• プロジェクトのソースおよび設定ファイル（.v、.vhd、.vqm、.qsf、.sdc、.qip、.qpf、 .cmp）
• 自動的に検出されたソースファイル（各種）
• プログラミング出力ファイル（.jdi、.sof、.pof）
• レポートファイル（.rpt、.pin、 .summary、.smsg）
4. Open をクリックして、Add をクリックします。
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図 -25: サービス依頼用のアーカイブ・プロジェクト
2.9.3. 外部リビジョン・コントロールの使用
プロジェクトには、サブモジュールのデザイン、デバイスとシステムの統合、シミュレーション、タイミング閉鎖など、分散した責任を持つさまざまなチームメンバーが関与することがあります。 そのような場合、外部リビジョン管理システムでファイル・リビジョンを追跡して保護することが有用な場合があります。
インテル Quartus Prime プロジェクトのリビジョンでは、さまざまなプロジェクト設定と制約の組み合わせが維持されますが、外部リビジョン・コントロール・システムでは、RTL ソースコード、シミュレーション・テストベンチ、およびビルドスクリプトも追跡およびマージできます。 外部リビジョン・コントロールは、複数のデザイナーのソースコードの異なるバージョンを分岐してマージすることにより、デザインファイルのバージョン実験をサポートします。 設定情報については、外部リビジョン・コントロールのマニュアルを参照してください。
2.9.3.1. 外部リビジョン・コントロールに含めるファイル
外部リビジョン・コントロール・システムには、次のプロジェクト・ファイル・タイプを含めます。
• ロジック・デザイン・ファイル（.v、.vdh、.bdf、.edf、.vqm）
• タイミング制約ファイル
• Quartus プロジェクトの設定と制約（.qdf、.qpf、.qsf）
• IP ファイル（.ip、.v、.sv、.vhd、.qip、.sip、.qsys）
• Platform Designer 生成ファイル（.qsys、.ip、.sip）
• EDA ツールファイル（.vo、.vho）
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スクリプト化されたデザインフローを使用する場合、これらのファイルを手動で生成または変更します。外部ソースコード管理システムを使用する場合、割り当てと設定を変更するたびにプロジェクト・ファイルをチェックインします。
2.9.4. オペレーティング・システム間でのプロジェクトの移行
オペレーティング・システムから別のオペレーティング・システム（例えば、Windows から Linux へ）にプロジェクトを移行する際には、次のクロス・プラットフォームの問題を考慮してください。
2.9.4.1. デザインファイルとライブラリーの移行
オペレーティング・システム間でプロジェクトを移行する際には、ファイルの名前の違いを考慮してください。
• ファイルパスの参照で、使用するプラットフォームに適切なケースを使用します。
• 使用されているすべてのプラットフォームに共通のキャラクタ・セットを使用します。
• .qsf内のフォワードスラッシュ（/）およびバックスラッシュ（\）パス区切り文字は変更しないでください。 インテル Quartus Prime ソフトウェアは、すべてのバックスラッシュ（\）パス区切り文字を.qsf内のフォワードスラッシュ（/）に自動的に変更します。
• ターゲット・プラットフォームのファイル名の長さ制限を確認します。
• ファイル名とディレクトリー名にスペースの代わりにアンダースコアを使用します。
• .qsf内の相対パスへのライブラリー絶対パス参照を変更します。
• 新しいプラットフォームのファイルシステムに外部プロジェクト・ライブラリーが存在することを確認します。
• ファイルとディレクトリーのパスをプロジェクト・ディレクトリーからの相対パスとして指定します。たとえば、foo_designという名前のプロジェクトの場合、ソースファイルを top.v、foo_folder /foo1.v、foo_folder /foo2.v、および foo_folder/bar_folder/bar1.vhdlのように指定します。
• すべてのサブディレクトリーが元のプラットフォームと同じ階層構造と相対パスにあることを確認します。
図 -26: 包括的プロジェクト・ディレクトリー構造
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2.9.4.1.1. 相対パス
相対パス表記（.. /）を使用してファイルパスを表現します。
例えば、以下に示すようなディレクトリー構造の場合、top.v を../source/top.v として、またfoo1.v を../source/foo_folder/foo1.v として指定できます。
図 -27: インテル Quartus Prime デザイン・ファイルとは分割されている Quartus II プロジェクト・ディレクトリー
2.9.4.2. デザイン・ライブラリーの移行ガイドライン
コンピューティング・プラットフォーム間のライブラリーの移行には、次のガイドラインが適用されます。
1. プロジェクト・ディレクトリーはプロジェクト・ライブラリーよりも優先されます。
2. Linux の場合、 インテル Quartus Prime ソフトウェアは altera.quartus ディレクトリーの<home>ディレクトリーにファイルを作成します。
3. すべてのライブラリー・ファイルはライブラリーに関連しています。 たとえば、user_lib1ディレクトリーをプロジェクト・ライブラリーとして指定し、/user_lib1/foo1.vファイルをライブラリーに追加する場合、.qsf内の foo1.vファイルを foo1.vと指定できます。 インテルQuartus Prime ソフトウェアには、指定されたライブラリーのファイルが含まれています。
4. ディレクトリーがプロジェクト・ディレクトリーの外にある場合、デフォルトで絶対パスが作成されます。 移行前に絶対パスを相対パスに変更します。
5. ライブラリーを含むプロジェクトをコピーする場合、プロジェクト・ライブラリー・ファイルをプロジェクト・ディレクトリーとともにコピーするか、プロジェクト・ライブラリー・ファイルがターゲット・プラットフォームに存在することを確認する必要があります。
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• Windows では、 インテル Quartus Prime ソフトウェアは次のディレクトリーと順序でquartus2.iniファイルを検索します。
• USERPROFILE、例えば,C:\Documents and Settings\<user name>
• TMP 環境変数で指定されたディレクトリー
• TEMP 環境変数で指定されたディレクトリー
• ルート・ディレクトリー、例えば、C:\
2.10. コンパイル結果に影響を与える要因
以下のプロジェクト設定、ハードウェア、またはソフトウェアへのほとんどの変更は、あるコンパイルから次のコンパイルまでの結果に影響を与える可能性があります。
• Project Files—プロジェクト設定（.qsf、quartus2.ini）、デザインファイル、タイミング制約（.sdc）の変更によって結果が変更される可能性があります。
• コンパイル中にプロセッサーの数を変更する設定は、コンパイル結果に影響を与えます。
• Hardware—CPU アーキテクチャ（ハードディスクやメモリーのサイズの違いは含まれません）。Windows XP x32 の結果は、Windows XP x64 の結果と同じではありません。 Linux x86 の結果は Linux x86_64 と同じではありません。
• インテル Quartus Prime Software Version—ビルド番号とインストールされた暫定的な更新が含まれています。 この情報を取得するには、Help > About をクリックします。
• Operating System—Windows または Linux オペレーティング・システム（バージョンの更新を除く）。 たとえば、Windows XP、Windows Vista、および Windows 7 の結果は同じです。 同様に、Linux RHEL、CentOS 4、および CentOS 5 の結果は同じです。
2.11. プロジェクト管理のベスト・プラクティス
インテル Quartus Prime ソフトウェアは、プロジェクトを設定するためのさまざまなオプションを提供します。 以下のベスト・プラクティスは、プロジェクト・ファイルの効率的な管理と移植性を保証するのに役立ちます。
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設定ファイルとプロジェクトファイルのベスト・プラクティス• インテル Quartus Prime Project File（.qpf）、 インテル Quartus Prime Settings File
（.qsf）、Quartus IP ファイル（.qip）、または Platform Designer System File（.qsys）などの インテル Quartus Prime データファイルを編集する場合、非常に注意してください。 これらのファイルのタイプミスはソフトウェア・エラーを引き起こす可能性があります。 たとえば、ソフトウェアは設定や割り当てを無視することがあります。
すべての インテル Quartus Prime のプロジェクト・リビジョンには、GUI に入力するか Tcl コマンドで追加するさまざまなプロジェクト設定と制約を保持するサポート.qpf が自動的に含まれます。このファイルには、現在のソフトウェアのバージョン、日付、プロジェクト全体およびエンティティー・レベルの設定に関する基本情報が含まれています。 .qpfと.qsfの依存関係のため、.qsfファイルを手動で編集しないでください。
• 複数のプロジェクトを同じディレクトリーにコンパイルしないでください。 代わりに、プロジェクトごとに別々のディレクトリーを使用してください。
• デフォルトでは、 インテル Quartus Prime ソフトウェアは Text-Format Report Files（.rpt）などのすべてのプロジェクト出力ファイルをプロジェクト・ディレクトリーに保存します。 プロジェクトの出力ファイルを手動で移動する代わりに、プロジェクトのコンパイル設定を変更して別のディレクトリーに保存します。
これらのファイルを別のディレクトリーに保存するには、Assignments > Settings >Compilation Process Settings を選択します。Save project output files inspecified directory をオンにして、出力ファイルのディレクトリーを指定します。
プロジェクト・アーカイブとソース管理のベスト・プラクティス
プロジェクトをリビジョン管理用にアーカイブするには、Project > Archive Project をクリックします。
デザインを開発するときに、 インテル Quartus Prime プロジェクト・ディレクトリーにはさまざまなソースファイルと設定ファイル、コンパイル・データベース・ファイル、出力ファイル、およびレポートファイルが含まれています。 アーカイブ機能を使用してこれらのファイルをアーカイブし、後で使用するためにアーカイブを保存したり、リビジョン管理下に置くことができます。
1. Project > Archive Project > Advanced を選択して Advanced Archive Settingsダイアログボックスを開きます。
2. アーカイブするファイルセットを選択します。 たとえば、Rapid Recompile リビジョンでプロジェクトを再作成するために必要なソースファイルとデータベース・ファイルを保存するには、Fileset > Source control with incremental compilation and Rapid Recompiledatabase を選択します。
3. Add をクリックしてファイルを追加します（オプション）。
アーカイブされたプロジェクトを復元するには、Project > Restore Archived Project を選択します。プロジェクトを空の新しいディレクトリーに復元します。
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IP コアのベスト・プラクティス• 独自の.qsys、.ip、または.qipファイルを手動で編集または書き込まないでください。 これら
のファイルを作成および編集するには、 インテル Quartus Prime ソフトウェア・ツールを使用します。
注意:
IP コアを生成するときは、ディレクトリー名またはパスにスペースを含むディレクトリーにファイルを生成しないでください。 スペースは、IP コアのパスまたは名前には有効な文字ではありません。
• IP カタログを使用して IP コアを生成すると、 インテル Quartus Prime ソフトウェアは.qsys（Platform Designer 生成 IP コアの場合）または.ipファイル（ インテル Quartus Prime プロ・エディションの場合）または.qipファイルを生成します。 インテル Quartus Prime プロ・エディションのソフトウェアは、生成された.ipをプロジェクトに自動的に追加します。 インテルQuartus Prime スタンダード・エディションのソフトウェアで、.qipをプロジェクトに追加します。.qsysファイルまたは.qipファイルを使用せずに、パラメーター・エディターで生成されたファイル（.vまたは.vhd）をデザインに追加しないでください。 それ以外の場合は、IP アップグレードまたは IP パラメーター・エディター機能を使用できません。
• 事前にディレクトリー構造をプランニングします。.qsysファイルとその生成出力ディレクトリーの相対パスを変更しないでください。.qsysファイルを移動する必要がある場合、生成出力ディレクトリーに.qsysファイルが残っていることを確認します。
• プロジェクトの/quartus/libraries/megafunctionsディレクトリーから IP コアファイルを直接追加しないでください。 それ以外の場合、それ以降のソフトウェア・リリースごとにファイルを更新する必要があります。 代わりに、IP カタログを使用し、.qipをプロジェクトに追加します。
• 古いデバイスファミリーを対象とした RAM または FIFO ブロック用に インテル Quartus Primeソフトウェアが生成する IP ファイルを使用しないでください（ インテル Quartus Prime ソフトウェアではエラーが発生しなくても）。 インテル Quartus Prime が古いデバイスファミリー用に生成する RAM ブロックは、 新のデバイスファミリー用に 適化されていません。
• ROM 機能を生成する場合、結果の.mifまたは..hexファイルを、対応する IP コアの.qsysまたは.qipファイルと同じフォルダーに保存します。 たとえば、プロジェクトの.mifファイルまたは.hexファイルをすべて同じディレクトリーに移動すると、デザインをアーカイブした後に相対パスの問題が発生します。
• デザイン内の IP コアまたは Platform Designer システムごとにシミュレーション・スクリプトを生成するには、常に インテル Quartus Prime ip-setup-simulationユーティリティとip-make-simscriptユーティリティを使用します。 これらのユーティリティは、 インテルQuartus Prime ソフトウェアまたは IP バージョンへのアップグレードのための手動アップデートを必要としない単一のシミュレーション・スクリプトを生成します。
関連情報組み合わせたシミュレーターのセットアップ・スクリプトの生成 (39 ページ)
2.12. API のスクリプト
オプションで、コマンドライン実行可能ファイルまたはスクリプトを使用して、GUI を使用せずにプロジェクト・コマンドを実行します。 プロジェクト管理をスクリプト化するには、次のコマンドを使用できます。
2. インテル Quartus Prime プロジェクトの管理UG-20129 | 2018.05.07
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2.12.1. Project Settings のスクリプト
オプションで、Tcl スクリプトを使用して、GUI を使用するのではなく、設定と制約を指定します。このテクニックは、多くの設定があり、繰り返しの比較のために単一のファイルまたはスプレッドシートでそれらを追跡したい場合に役立ちます。 .qsf は、Tcl コマンドの一部のサブセットのみをサポートしています。 そのため、Tcl スクリプトを使用して設定と制約を渡します。:
1. Tcl 形式の割り当てを含む拡張子.tclのテキストファイルを作成します。
2. .qsf に次のラインを追加して、Tcl スクリプトファイルを入手します。set_global_assignment -name SOURCE_TCL_SCR IPT_FILE <filename> .
2.12.2. Create Revision のコマンド
create_revision <name> -based_on <revision_name> -set_current
オプション 説明
based_on (optional) 新しいリビジョンの設定に基づくリビジョン名を指定します。
set_current (optional) 新しいリビジョンを現在のリビジョンとして設定します。
2.12.3. Delete Revision のコマンド
delete_revision revision name
2.12.4. Get Project Revisions のコマンド
get_project_revisions <project_name>
2.12.5. Set Current Revision のコマンド
-forceオプションを使用すると、リビジョン名で指定したリビジョンを開き、データベースのバージョンに互換性がない場合、コンパイル・データベースを上書きできます。
set_current_revision -force <revision name>
2.12.6. プロジェクト・アーカイブのコマンド
オプションで、Tcl コマンドと quartus_sh実行可能ファイルを使用して、Quartus プロジェクトのアーカイブを作成および管理します。
2.12.6.1. プロジェクト・アーカイブの作成
コマンドを閉じるには、以下のコマンドを使用します。
project_archive <name>.qar
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以下のモードを指定することができます。
• -all_revisions - 現在のプロジェクトのすべてのリビジョンをアーカイブに含めます。
• -auto_common_directory - 元のプロジェクト・ディレクトリー構造をアーカイブに保存します。
• -common_directory /<name> - 指定されたサブディレクトリーに元のプロジェクト・ディレクトリー構造を保存します。
• -include_libraries - アーカイブにライブラリーを含みます。
• -include_outputs - 出力ファイルをアーカイブに含めます。
• -use_file_set <file_set> - 指定されたファイルセットをアーカイブに含めます。
2.12.6.2. アーカイブされたプロジェクトの復元
グローバル・アサインメントを削除するには、以下の Tcl コマンドを使用します。
project_restore archive.qar -destination restored overwrite
この例では、 "restored"という名前の宛先ディレクトリーにリストアします。
2.13. プロジェクト管理の改訂履歴
ドキュメント・バージョン バージョン 変更内容
2018.05.07 18.0.0 • 「使い始めのユーザーガイド」の章の初期リリース。• 選択されたパーティション・オプションに Exporting a Design Partition を追加し
て、前提条件ステップを追加して、そして別のトピックで取り上げるインポートステップを削除するにはデザイン・パーティションのエクスポートを修正。
• チームベース・デザインの管理のタイトルをプロジェクトのエクスポート、アーカイブ、および移行に変更し、コンテンツを更新。
• ソフトウェア・バージョン間でのコンパイル結果の移行のタイトルをコンパイル・データベースのエクスポートに変更し、コンテンツを更新。
• 結果データベースのエクスポートのタイトルをバージョン互換のデザイン・コンパイル・データベースのエクスポートに変更し、コンテンツを更新。
• 結果データベースのインポートのタイトルをバージョン互換のデザイン・コンパイル・データベースのインポートに変更し、コンテンツを更新。
• プロジェクト・データベースのクリーニングのタイトルをプロジェクト・コンパイル・データベースのクリーニングに変更。
• 新の IP 名については、IP カタログとパラメーター・エディターのスクリーンショットを更新。
日付 バージョン 変更内容
2017.11.06 17.1.0 • Intel 標準の製品ブランディングを改訂。• Intel FPGA IP Evaluation Mode（旧 OpenCore）のトピックを改訂。• export_designコマンドのコンテンツから-compatible属性を削除。• 図：Project Navigator の IP アップグレード・アラートを更新。• 更新された IP コア・アップグレード・ステータスのテーブルに新しいアイコンが追
加され、IP コンポーネントの古いステータスを追加。
2017.05.08 17.0.0 • プロジェクト・タスク・ペインを追加し、新しいプロジェクト・ウィザードを更新。• 同時解析を表示するコンパイル・ダッシュボード・イメージを更新。• 設定ダイアログボックスのスクリーンショットからスマート・コンパイル・オプショ
ンを削除。• 新の GUI のための IP カタログ・スクリーンショットを更新。• Back-Annotate Assignments コマンドにトピックを追加。
continued...
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日付 バージョン 変更内容
2016.10.31 16.1.0 • コンパイルの段階とスナップショットへの参照を追加。• リビジョン比較のサポートを削除。• インテル Quartus Prime プロ・エディションスタンドアロン IP 生成中の.ip ファ
イル作成に関する参照を追加。• IP コア生成出力ファイルリストと図を更新。• IP コア暗号化トピックのサポートを追加。• Intel にブランド名をに変更 。
2016.05.03 16.0.0 • 複数のプロセッサーを使用する場合のシリアル等価に関するステートメントを削除。
• 「コンパイル結果の保存」を追加。
2016.02.09 15.1.1 • 組み合わせたシミュレーターのセットアップ・スクリプトの生成• Save project output files in specified directory オプションの位置
を明確化。
2015.11.02 15.1.0 • バージョンに依存しない IP シミュレーション・スクリプトの生成を追加。• サポートされているシミュレーター用のサンプル IP シミュレーション・スクリプ
ト・テンプレートを追加。• トップレベル・スクリプトに IP シミュレーション・スクリプトを組み込むことを追
加。• トラブルシューティング IP アップグレードのトピックを追加。.• GUI の変更に関する IP カタログとパラメーター・エディターの説明を更新。• IP コアと Qsys システム向けに生成されるファイルを更新。• 表記を Quartus II から インテル Quartus Prime へ変更。
2015.05.04 15.0.0 • デザイン・テンプレート機能の説明を追加。• DSE II GUI のスクリーンショットを更新。• qsys_script IP コアのインスタンス化情報を追加。• インスタンス名とエンティティ名の生成と処理の変更について説明。
2014.12.15 14.1.0 • DSE II の GUI および 適化のためのコンテンツを更新。• 合成ファイルの再生成の頻度と IP ファイルのプロジェクトへの自動追加を制御す
る新しい Assignments > Settings > IP Settings についての情報を追加。
2014.08.18 14.0a10.0 • Arria 10 デバイスを対象とした IP コアのパラメーター指定に関する情報を追加。
• Arria 10 デバイスを対象としたバージョン 14.0a10 の 新の IP 出力に関する情報を追加。
• IP コアの 新のデバイスへの個々の移行に関する情報を追加。• 既存の IP バリエーションの編集に関する情報を追加。
2014.06.30 14.0.0 • MegaWizard Plug-In Manager の情報を IP カタログに置き換え。• IP コアのアップグレードに関する一般的な情報を追加。• 標準的なインストールおよびライセンス情報を追加。• 古いデバイスサポートの情報を削除。
2013 年 11 月 13.1.0 • DITA 形式への変換。
2013 年 5 月 13.0.0 • 使いやすさとアップデートされた情報を改善するためをオーバーホール。
2012 年 6 月 12.0.0 • 調査リンクを削除。• VERILOG_INCLUDE_FILEの情報を更新。
2011 年 11 月 10.1.1 テンプレートを更新。
2010 年 12 月 10.1.0 • 軽微な修正。ドキュメントのテンプレートを更新。• 表 4-1、表 4-6、表 4-2 を削除。• Classic Timing Analyzer への参照を削除。
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関連情報ドキュメント・アーカイブ
以前のバージョンの インテル Quartus Prime ハンドブックでは、ドキュメント・アーカイブを検索してください。
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3. Quartus II ソフトウェアによるデザイン・プランニング
3.1. Quartus II ソフトウェアによるデザイン・プランニング
プラットフォーム・プランニング—物理的制約の初期実現可能性分析—高度な FPGA デザインにおける基本的な初期段階です。 FPGA デバイスの集積度と複雑さが増しており、デザインには複数の設計者がかかわることがよくあります。 システム設計者は、デザイン・ブロックを統合する際にも設計上の問題を解決する必要があります。 ただし、この章のデザイン・プランニングの考慮事項に従って、デザイン・サイクルの早い段階で潜在的な問題を解決することができます。
注意: Interface Planner は、デザイン実装の制約を正確にプランニングするのに役立ちます。 インターフェイスの実装をプロトタイプ化し、 インテル Arria 10 デバイス用の正式なデバイス・フロアプランを迅速に定義するには、Interface Planner を使用します。
この章で説明するデザイン・プランニングのガイドラインを読む前に、デザインの優先順位を検討してください。 より多くのデバイス機能、密度、またはパフォーマンス要件により、システムコストが増加する可能性があります。 信号の完全性とボードの問題は、I/O ピンの位置に影響を与える可能性があります。電力、タイミング性能、面積利用率はすべて相互に影響します。 これらの優先順位を 適化すると、コンパイル時間が影響を受けます。
この インテル Quartus Prime ソフトウェアは、 適な全体的な結果を得るためにデザインを 適化します。 ただし、電力使用率など、デザインの一面をより 適化するために設定を変更することができます。特定のツールやデバッグオプションによって、デザインフローに制限が生じる可能性があります。 デザインの優先順位は、デザインに使用するツール、機能、および方法を選択するのに役立ちます。
デバイスファミリーを選択した後、追加のガイドラインがあるかどうかを確認するには、該当するデバイスのドキュメントのデザイン・ガイドラインのセクションを参照してください。
関連情報Interface Planning, Design Constraints User Guide
3.2. デザイン仕様の作成
ロジック・デザインを作成したり、システム・デザインを完成させる前に、デザインの詳細な仕様では、システムの動作を定義し、FPGA の I/O インターフェイスを指定し、異なるクロックドメインを識別ます。また、基本デザイン機能のブロック図も含めます。
さらに、テストプランを作成することで、検証と製造の容易化のためにデザインすることができます。 たとえば、デザインに組み込まれているインターフェイスを検証する必要があります。 インターフェイスを駆動するためのビルトイン・セルフ・テスト機能を実行するには、FPGA デバイス内の Nios® I プロセッサを使用した UART インターフェイスを使用します。
複数の設計者がデザイン作業を行っている場合、共通のデザイン・ディレクトリー構造またはソース管理システムを考慮して、設計の統合を容易にする必要があります。 各デザイン・ブロックのインターフェイス・プロトコルを標準化するかどうか検討してください。
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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。
ISO9001:2015登録済
関連情報• オンチップ・デバッグ・プランニングのオプション (71 ページ)
• システムデザインにおける Platform Designer およびスタンダード・インタフェースの使用 (65ページ)
再使用性と統合の容易さのために。
3.3. 知的財産コアの選択
Intel とそのサードパーティの知的財産（IP）パートナーは、Intel デバイス用に 適化された標準化された IP コアを幅広く提供しています。 選択した IP は、特に FPGA がシステム内の他のデバイスとインターフェイスする場合に、システムデザインに影響を及ぼすことがよくあります。 IP コアを使用してシステムデザインのどの I/O インターフェイスまたは他のブロックを実装するかを検討し、これらのコアをFPGA デザインに組み込みます。
多くの IP コアで使用可能な OpenCore Plus 機能により、IP ライセンスを購入する前に FPGA をプログラムして、ハードウェアでデザインを検証することができます。
• Untethered（アンテザード）—デザインは限定時間のみ実行されます。
• Tethered モードでは、アルテラのシリアル JTAG（Joint Test Action Group）ケーブルをボードの JTAG ポートとホスト・コンピュータとの間に接続する必要があります。このホスト・コンピュータ上では Quartus インテル Quartus PrimeII Programmer がハードウェア評価中動作している必要があります。
関連情報IP（Intellectual Property）
使用可能な IP コアの説明。
3.4. システムデザインにおける Platform Designer およびスタンダード・インタフェースの使用
インテル Quartus Prime Platform Designer システム統合ツールを使用すると、システムレベルの統合を迅速かつ簡単に行うことができます。 Platform Designer を使用すると、システム・コンポーネントを GUI で指定し、必要な相互接続ロジックをクロッククロスと幅の違いのためのアダプタとともに自動的に生成することができます。
システム・デザイン・ツールはデザイン入力方法を変更するため、ツール内でデザインを開発するプランを立てる必要があります。 後で変更する必要はないので、すべてのデザインブロックがデザインサイクルの初めから適切な標準インターフェイスを使用していることを確認してください。
Platform Designer コンポーネントは、コンポーネントの物理接続に Avalon®スタンダード・インターフェイスを使用し、Avalon インターフェイスを持つ論理デバイス（オンチップまたはオフチップのいずれか）に接続できます。 Avalon Memory-Mapped インターフェイスを使用すると、コンポーネントはアドレス・マップ・リードまたはライト・プロトコルを使用して、マスター・コンポーネントをスレーブ・コンポーネントに接続するための柔軟なトポロジーを使用できます。 Avalon Streaming インターフェイスは、ソースポートとシンクポート間の高速の単方向システム・インターコネクトを使用してデータを送受信するストリーミング・コンポーネント間のポイント・ツー・ポイント接続を可能にします。
標準インターフェイスを使用するなどのシステム統合ツールの使用を可能にすることに加えて、異なるデザインチームまたはベンダーのデザインブロック間の互換性を保証します。 標準インターフェイスは、各デザインブロックへのインターフェイス・ロジックを簡素化し、個々のチームメンバが、インタフェース・プロトコルの仕様に対して個々のデザインブロックをテストして、システム統合を容易にします。
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関連情報Creating a System with Qsys Pro
3.5. デバイスの選択
選択するデバイスは、ボードの仕様とレイアウトに影響します。 デバイスの選択には、次のガイドラインを使用してください。
デザイン要件に も適したデバイスファミリを選択してください。 ファミリは、コスト、性能、ロジックとメモリー密度、I/O 密度、電力使用率、およびパッケージングの点で異なります。 また、I/O 規格のサポート、高速トランシーバー、グローバルまたはリージョナル・クロック・ネットワーク、およびデバイスで使用可能なフェーズロックループ（PLL）の数などの機能要件も考慮する必要があります。
各デバイスファミリーには、デバイス機能を詳細に記述したデータシートを含む完全なドキュメントがあります。 また、 インテル Quartus Prime ソフトウェアの Device ダイアログボックスで各デバイスのリソースの要約を表示することもできます。
デザインに必要なデバイス密度の要件を慎重に検討してください。 より多くのロジックリソースとより多くの I/O カウントを持つデバイスは、より大きくより複雑なデザインを実装できますが、コストは高くなります。 小型デバイスは、より低い静電力を使用します。 デザインサイクルの後半でロジックを追加してデザインをアップグレードまたは拡張し、オンチップデバッグ用のロジックとメモリーを予約する場合、デザインよりも大きなデバイスを選択します。 さまざまなサイズのメモリーブロックや特定の算術機能を実装するためのデジタル信号処理（DSP）ブロックなどの専用ロジックブロックのタイプの要件を検討してください。
Intel デバイスをターゲットとする古いデザインがある場合、そのリソースをデザインの見積もりとして使用できます。Settings ダイアログボックスの Auto device selected by the Fitter オプションを使用して、 インテル Quartus Prime ソフトウェアで既存のデザインをコンパイルします。 リソース使用率を確認して、デザインに適したデバイス密度を確認します。 コーディング・スタイル、デバイス・アーキテクチャ、および インテル Quartus Prime ソフトウェアで使用される 適化オプションを考慮して、デザインのリソース使用率とタイミングパフォーマンスに大きな影響を与える可能性があります。
関連情報• オンチップ・デバッグ・プランニングのオプション (71 ページ)
オンチップ・デバッグについての情報。
• Product Selector Guide Tool使用するデバイスを選択するのに役立ちます。
• Devices and Adapters, インテル Quartus Prime Helpデバイス選択ガイドのリストについては、こちらをご覧ください。
3.5.1. デバイスの移行プランニング
デザインが別のデバイス密度に移行するかどうかを判断し、デザインが完了するまで柔軟に対応できるようにします。 より小さい（より安価な）デバイスをターゲットにし、必要に応じてより大きなデバイスに移動して、デザイン要件を満たすことができます。 他のデザイン者は、より大きなデバイスでデザインを試作し、 適化時間を短縮し、タイミング閉鎖をより迅速に達成し、プロトタイプ作成後に小型デバイスに移行することができます。 デザインを柔軟に移行したい場合、デザインサイクルの始めに インテルQuartus Prime ソフトウェアでこれらの移行オプションを指定する必要があります。
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いくつかのピンが異なるデバイス密度またはパッケージサイズで異なる機能を果たす可能性があるため、マイグレーション・デバイスを選択するとピン配置に影響します。 インテル Quartus Prime ソフトウェアでピン割り当てを行うと、Pin Planner の Pin Migration View には、移行デバイス間の機能を変更するピンが強調表示されます。
3.6. 開発キット リソース
コンパイルの対象とするデバイスを指定するほかに、デザイン用のターゲットボードまたは開発キットを指定することもできます。 開発キットを選択すると、 インテル Quartus Prime ソフトウェアはキット・リファレンス・デザインを提供し、キットのピン割り当てを作成します。
New Project Wizard から新しい インテル Quartus Prime プロジェクトの開発キットを選択するか、または Assignments > Device をクリックして既存のプロジェクトを選択することができます。
3.6.1. 新しいプロジェクト用の開発キットの指定
新しい インテル Quartus Prime プロジェクトの開発キットを選択するには、以下の手順に従ってください。
1. New Project Wizard を開くには、File > New Project Wizard をクリックします。
2. Family, Device & Board Settings ページから Board タブをクリックします。
3. ボード検索を絞り込むために Family と Development Kit のリストを選択してください。Available boards テーブルには、選択した Family および Development Kit タイプの使用可能なすべてのボードが一覧表示されます。
4. リストされた各ボードの開発キットの詳細を表示するには、Available boards テーブルのボードの左側にあるアイコンをクリックします。Development Kit Details ダイアログボックスが表示され、すべてのボードの詳細が表示されます。
5. Available boards テーブルから目的のボードを選択します。
6. 選択したボードデザインを 上位エンティティとして設定するには、Create top-level designfile チェックボックスをクリックします。 このオプションは、選択したボードのピン割り当てを自動的に設定します。 このオプションのチェックを外すと、 インテル Quartus Prime ソフトウェアはボードのデザインを作成し、そのデザインを<current_project_dir>/devkits/<design_name>に保存します。
7. Finish をクリックします。
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図 -28: 新規プロジェクト・ウィザードから希望するボードの選択
Click to open the development kit details in a dialog box
注意: Available Boards テーブルで探しているボードを見つけることができない場合は、ページ下部のDesign Store リンクをクリックします。 このリンクをクリックすると、開発キットを購入してベースラインのデザイン例をダウンロードできるデザインストアが表示されます。
関連情報Design Store
3.6.2. 既存プロジェクトの開発キットの指定
既存の インテル Quartus Prime プロジェクトの開発キットを選択するには、以下の手順に従ってください。
1. 既存のプロジェクトを開くには、File > Open Project をクリックします。
2. Device Setting Dialog Box を開くには、Assignments > Device をクリックします。
3. Board タブから目的の開発キットを選択し、OK をクリックします。
4. 現在のプロジェクトに既存のピン割り当てがある場合、メッセージボックスが表示され、すべてのロケーション割り当てが削除されます。 Yes をクリックして、Location ピンと I/O Standard のピン・アサインメントを解除します。 インテル Quartus Prime ソフトウェアはキットのベースライン・デザインを作成し、そのデザインを<current_project_dir>/devkits/<design_name>に保存します。 既存のピン・アサインメントをすべて保持するには、<current_project_dir>/devkits/<design_name>をクリックします。
注意: 上記の手順を繰り返して、既存のプロジェクトの開発キットを変更します。
3.6.3. EPM240G のピン・アサインメント
<design_name>フォルダーには、すべてのピン・アサインメントとボードのベースラインのデザイン例を格納する platform_setup.tcl fileファイルが含まれています。 さらに、 インテルQuartus Prime ソフトウェアは<current_project_dir>フォルダーに.qdfファイルを作成します。このファイルには、ピン・アサインメントのすべてのデフォルト値が格納されています。
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ピン・アサインメントを手動で設定するには、以下のステップを実行します。
1. View > Tcl Console をクリックします。
2. コマンド・プロンプトで次のコマンドを入力します。
source <current_project_dir>/devkits/<design_name>/platform_setup.tcl
3. コマンド・プロンプトで次のコマンドを入力します。
setup_project
このコマンドは、setup_platform.tclファイルで使用可能なすべてのアサインメントを.qsfファイルに入力します。
3.7. デバイス・プログラミング/コンフィグレーションのプランニング
システム・プランニングには、必要な場合、どのようなコンパニオン・デバイスがシステムに必要かを判断することが含まれます。 ボードレイアウトは、プログラマブル・デバイスに使用するプログラミング方法またはコンフィグレーション方法の種類によっても異なります。 多くのプログラミング・オプションでは、JTAG インターフェイスを使用してデバイスに接続する必要があるため、ボード上に JTAG チェインを設定する必要があります。 さらに、 インテル Quartus Prime ソフトウェアは、コンフィグレーション・スキーム、コンフィグレーション・デバイス、およびコンフィグレーション・デバイス電圧の設定を使用して、コンフィグレーション完了後に適切なデュアル・ピンを通常の I/O ピンとしてイネーブルにします。 インテル Quartus Prime ソフトウェアは、デザインのコンパイル中にピンの電圧互換性チェックを実行します。Device and Pin Options ダイアログボックスの Configuration タブを使用して、設定方式を選択します。
デバイスファミリーのドキュメントでは、デバイスファミリーで使用可能なコンフィグレーション・オプションについて説明しています。 CPLD デバイスのプログラミングについては、デバイスのマニュアルを参照してください。
3.8. 消費電力の見積り
インテル Quartus Prime の電力推定および解析ツールを使用して、PCB ボードおよびシステム設計者に情報を提供することができます。 FPGA デバイスの消費電力はデザインロジックに依存します。そのため、デザインが難しくなります。 ソースコードを作成する前、またはデザインのソースコードの暫定版を入手する前に電力を見積もり、次にデザイン完了時に Power Analyzer で も正確な解析を実行できます。
適切な電力バジェットを開発し、電源装置、電圧レギュレーター、ヒートシンク、および冷却システムをデザインするには、デバイスの消費電力を正確に見積もる必要があります。 電力の見積りと分析は、2 つの重要なプランニングの要件を満たします。
• サーマル—冷却溶液が装置によって発生した熱を放散するのに十分であることを保証します。 計算された接合部温度は、通常のデバイス仕様に収まる必要があります。
• 電源プランニング— 電源は十分な電流を供給することによって、デバイスの動作をサポートしなければなりません。
Early Power Estimator（EPE）スプレッドシートを使用すると、デザインの電力使用率を見積もることができます。
EPE スプレッドシートに手動でデータを入力するか、 インテル Quartus Prime ソフトウェアを使用してデザイン用のデバイスリソース情報を生成することができます。
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EPE スプレッドシートに手動でデータを入力するには、デバイスリソース、動作周波数、トグルレート、およびその他のパラメーターを入力します。 既存のデザインがない場合、デザインで使用するデバイスリソースの数を見積もり、手動で EPE スプレッドシートにデータを入力します。
既存のデザインまたは部分的に完成したデザインがある場合、 インテル Quartus Prime ソフトウェアを使用して Early Power Estimator ファイル（.txt、.csv）を生成し、EPE スプレッドシートを完成させることができます。
EPE スプレッドシートには、EPE ファイルの情報を解析してスプレッドシートに情報を転送する ImportData マクロが含まれています。 マクロを使用しない場合、データを手動で EPE スプレッドシートに転送できます。 たとえば、EPE ファイル情報を EPE スプレッドシートにインポートした後、デバイスリソース情報を追加できます。 既存の インテル Quartus Prime プロジェクトがフルデザインの一部のみを表す場合、 終的なデザインで使用する追加のデバイスリソースを手動で入力します。
デザイン・サイクルの初期段階での消費電力の見積もりにより、電力バジェットをプランニングできるため、設計者は電力量を把握しながら PCB を開発できます。
デザインが完了したら、完全な電力解析を実行して、消費電力をより正確にチェックします。 インテルQuartus Prime ソフトウェアの Power Analyzer ツールは、正確な電力評価を提供し、サーマルおよび電源の制限が満たされていることを保証します。
関連情報• Power Analysis, Power Analysis and Optimization User Guide
• Early Power Estimator and Power Analyzer Tools
3.9. サードパーティー・シミュレーション・ツールの選択
完全な FPGA デザインフローには、 インテル Quartus Prime ソフトウェアに加えてサードパーティのEDA ツールが含まれている場合があります。 インテル Quartus Prime ソフトウェアでどのツールを使用してサポートし、正しく設定し、その機能を認識しているかを確認します。
3.9.1. 合成ツール
また、業界をリードするサードパーティー EDA 合成ツールを使用して Verilog HDL または VHDL デザインを合成し、得られた出力ネットリスト・ファイルを Quartus ソフトウエアでコンパイルすることもできます。
異なる合成ツールは、各デザインごとに異なる結果を与えることがあります。 アプリケーションに 適なツールを決定するには、アプリケーションとコーディング・スタイルのための典型的なデザインを合成することで試すことができます。 正確なタイミング解析とロジック使用結果を得るには、 インテルQuartus Prime ソフトウェアで配置配線を実行します。
選択した合成ツールでは、 インテル Quartus Prime プロジェクトを作成し、合成プロジェクトで指定した EDA ツール設定、デバイス選択、タイミング要件などの制約を渡すことができます。 プレースメントとルーティングのために インテル Quartus Prime プロジェクトを設定するときに時間を節約できます。
ツールベンダーは頻繁に新しい機能を追加し、ツールの問題を修正し、デバイスのパフォーマンスを向上させるために、サードパーティ合成ツールの 新バージョンを使用する必要があります。
ツールベンダーは頻繁に新しい機能を追加し、ツールの問題を修正し、Intel デバイスのパフォーマンスを向上させるために、サードパーティ合成ツールの 新バージョンを使用する必要があります。
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3.9.2. シミュレーション・ツール
Intel は Mentor Graphics ModelSim - インテル FPGA エディションに インテル Quartus Primeソフトウェアを提供します。 ModelSim ソフトウェアの ModelSim - インテル FPGA エディションまたは完全ライセンスを購入して、大規模なデザインをサポートし、より高速なシミュレーション性能を達成することもできます。 インテル Quartus Prime ソフトウェアは、ModelSim やその他のサードパーティ製のシミュレーター用の機能ファイルとタイミング ・ネットリスト・ファイルの両方を生成することができます。
良の結果を得るには、 インテル Quartus Prime ソフトウェア・バージョンがサポートするシミュレーター・バージョンを使用してください。 また、 インテル Quartus Prime ソフトウェア・バージョンで提供されるモデル・ライブラリーも使用する必要があります。 ライブラリがバージョン間で変更される可能性があり、シミュレーション・ネットリストとの不一致が発生する可能性があります。
3.9.3. フォーマル検証ツール
インテル Quartus Prime ソフトウェアが、使用するフォーマル検証ツールをサポートしているかどうか、フローがデザインのデザイン段階とコンパイル段階に影響を与えるかどうかを検討します。
フォーマル検証ツールを使用するとパフォーマンスの結果に影響を与える可能性があります。フォーマル検証を実行するには、レジスターのリタイミングなどの特定のロジック 適化をオフにする必要があり、階層ブロックを保存する必要があります。 正式な検証では、メモリーブロックがブラックボックスとして扱われます。 したがって、別の階層ブロックにメモリーを保持して、検証のために他のロジックがブラックボックスに組み込まれないようにする必要があります。 フォーマル検証がデザインにとって重要な場合、後で変更するのではなく、デザインサイクルの始めに制限と制限をプランニングします。
3.10. オンチップ・デバッグ・プランニングのオプション
デザインプロセスの早い段階でオンチップ・デバッグ・ツールを評価し、デザインプロセスにデバッグ・ツールを追加する変更を行うと、時間がかかり、エラーが発生しやすくなります。
イン・システム・デバッグ・ツールは、さまざまな利点とトレードオフを提供します。 特定のデバッグツールは、さまざまなシステムやデザイナでうまく機能します。 デザインをプランニングするときは、次のデバッグ要件を考慮してください。
• JTAG 接続—JTAG ツールを使用してイン・システム・デバッグを実行する必要があります。 デバッグに使用できる JTAG ポートを使用してシステムとボードをプランニングします。
• デザイン・サイクルの早期段階で適切な機能を設定すると、これらのデバイス・リソースを早期リソース見積もりに含めて、ロジックを過剰に使用するのを防ぐことができます。
• デバイスメモリーの予約—システム操作中にデバイスのメモリーを使用してデータをキャプチャする場合に必要です。 このデバッグ手法を利用するのに十分なメモリーリソースがあることを確認するには、デバイスメモリーをデバッグ中に使用するように予約することを検討してください。
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• 予備の I/O ピン— デバッグに I/O ピンが必要なロジック・アナライザー・インターフェイス（LAI）または Signal Probe ツールを使用する場合、これが必要です。 デバッグ用に I/O ピンを予約している場合、後でデザインやボードを変更する必要はありません。 LAI は、必要に応じて、デザイン I/Oピンと信号を多重化することができます。 デバッグ信号がシステムの動作に影響を与えないデバッグモードをボードがサポートしていることを確認してください。
• HDL コードで IP コアのインスタンス化—デバッグツールで FPGA の IP コアを使用する場合に必要です。
• Signal Tap ロジック・アナライザー IP コアのインスタンス化—Signal Tap ロジック・アナライザーをデザイン内のノードに手動で接続し、タップしたノード名が合成中に変更されないようにする場合に必要です。
表 14. デザイン・プランニング・ステージでデバッグツールを使用する際に考慮する要素
デザイン・プランニング・ファクター SignalTap
ロジック・アナライザー
システムコンソール
イン・システム・メモリー・コンテンツ・エディター
ロジック・アナライザー・インターフェイス (LAI)
信号プローブ
イン・システム・ソースおよびプローブ
仮想 JTAGIP コア
JTAG の接続 可用 可用 可用 可用 — 可用 可用
追加ロジックリソース — 可用 — — — — 可用
予備のデバイスメモリー 可用 可用 — — — — —
予備の I/O ピン — — — 可用 可用 — —
HDL コードで IP コアのインスタンス化 — — — — — 可用 可用
関連情報• System Debugging Tools Overview
• SignalTapSignal TapII ロジック・アナライザを使用したリモート・デバッグ
3.11. デザイン手法と HDL コーディング・スタイル
複雑な FPGA デザインの開発では、適切なデザイン手法およびコーディング・スタイルが、デバイスのタイミング性能、ロジック使用率、およびシステムの信頼性にきわめて大きな影響を与えます。
3.11.1. デザイン上の推奨事項
同期デザイン慣行を使用して、デザイン目標を一貫して満たします。 非同期デザイン技術の問題には、デバイスの伝播遅延、不完全なタイミング解析、および可能性のある不具合に依存することが含まれます。
同期デザインでは、クロック信号がすべてのイベントをトリガします。すべてのレジスター・タイミング要件を満たすと、同期デザインはすべてのプロセス、電圧、温度（PVT）条件に対して予測可能で信頼性の高い方法で動作します。同期デザインは、さまざまなデバイスファミリーやスピードグレードに簡単に合わせることができます。
クロック信号は、デザインのタイミング精度、性能、信頼性に大きな影響を与えます。クロック信号に問題があると、デザインに機能やタイミングの問題が発生する可能性があります。 良の結果を得るには専用のクロック・ピンとクロック・ルーティングを使用します。また、ターゲット・デバイスに PLL を使用する場合、PLL をクロック反転、乗算、除算に使用してください。クロック・マルチプレクシングとゲーティングでは、組み合わせロジックの代わりに専用クロック・コントロール・ブロックまたは PLL クロック・スイッチオーバー機能を使用してください（これらの機能がデバイスで使用可能な場合）。内部で生成されたクロック信号を使用する必要がある場合、クロック信号として使用される任意の組み合わせロジックの出力をレジスターして、グリッチを低減します。
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デザインで特定の機能を使用できるように、選択したデバイスのアーキテクチャを検討してください。 例えば、制御信号は、デバイス・アーキテクチャ内の専用の制御信号を使用すべきです。 良の結果を得るために、デザインで使用されるさまざまな制御信号の数を制限する必要がある場合があります。
3.11.2. 推奨 HDL コーディング・スタイル
HDL コーディング・スタイルは、プログラマブル・ロジック・デザイン結果の品質に大きく影響します。
メモリー機能と DSP 機能をデザインする場合、専用論理ブロックのサイズと構成を使用できるように、デバイスのターゲット・アーキテクチャを理解する必要があります。 インテル FPGA IP を推測し、専用のハードウェア（メモリーや DSP ブロックなど）をターゲットとするためのコーディング・ガイドラインに従ってください。
関連情報Recommended HDL Coding Styles, Design Recommendations User Guide
3.11.3. メタスタビリティーの管理
関係のないクロックドメインあるいは非同期クロックドメイン内にある回路の間で信号が転送されると、設計者は信号がセットアップとホールド時間要件を満たすことを保証できないために、メタスタビリティ問題が発生することがあります。
設計者は、通常、準安定事象の発生を 小限に抑えるために同期チェインを使用します。 デザインでは、非同期クロックドメイン間の同期が考慮されていることを確認してください。 高周波数クロックと頻繁に切り替えるデータ信号には、2 つ以上のレジスターのシンクロナイザ・チェインを使用して、準安定性の失敗の可能性を低減することを検討してください。
インテル Quartus Prime ソフトウェアを使用して、デザインが非同期信号を同期させるときのメタスタビリティによる平均の Mean Time Between Failures（MTBF）を分析し、デザインを 適化してMTBF を向上させることができます。 準安定性に起因する MTBF は、準安定性がデザインの失敗を引き起こす可能性のあるインスタンス間の平均時間の見積もりです。 MTBF が高い（準安定性の失敗の間に数百年または数千年といった）ことは、より堅牢なデザインを示しています。 システム全体のコンテキストと MTBF 計算が統計的な見積もりであるという事実を考慮して、許容可能な目標 MTBF を決定します。
インテル Quartus Prime ソフトウェアは、クロック周波数とデータ周波数で十分な MTBF を生成するのに十分な同期レジスターがデザインにあるかどうかを判断するのに役立ちます。
関連情報インテル Quartus Prime ソフトウェアによるメタスタビリティーの管理、デザイン推奨事項のユーザーガイド
3.12. 高速合成の実行
終的なタイミング閉鎖段階ではなく、デザインサイクルの早い段階でデザイン問題を発見する時間を節約できます。 デザインのソースコードの 初のバージョンが完成したら、クイックコンパイルを実行して、タイミング解析を実行するために使用できる一種のシリコン仮想プロトタイプ（SVP）を作成することができます。
Quartus II ソフトウェアで合成する場合、結果の品質は低下するおそれがあるが、コンパイル時間を短縮できる高速合成を選択できます。
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個々のデザインブロックまたはパーティションを個別にデザインする場合、デザインを開発する際にファスト合成および早期タイミング見積もり機能を使用することができます。 下位レベルのデザインブロックで強調表示されている問題は、システムの設計者に伝達されます。 これらの問題を解決するには、追加のデバイスリソースを個々のパーティションに割り当てるか、パーティションのタイミングバジェットを変更する必要があります。
関連情報Synthesis Effort ロジックオプション、 インテル Quartus Prime ヘルプ
3.13. インテル Quartus Prime ソフトウェアによるデザイン・プランニングの改訂履歴
ドキュメント・バージョン バージョン 変更内容
2018.05.07 18.0 使い始めのユーザーガイドの別の章としての初期リリース。
日付 バージョン 変更内容
2017.11.06 17.1.0 • 表記を Quartus II から Intel FPGA IP Evaluation Mode へ変更• Qsys のインスタンスを Platform Designer（標準）に変更
2017.05.08 17.0.0 • 統合合成への言及を削除。
2016.10.31 16.1.0 • インテルのブランド変更を実施。
2016.05.03 16.0.0 開発キットの選択に関する情報を追加。
2015.11.02 15.1.0 • 表記を Quartus II から インテル Quartus Prime へ変更
2015.05.04 15.0.0 早期タイミング見積もり機能のサポートを削除。
2014.06.30 14.0.0 新しいドキュメント形式に更新。
2013 年 11 月 13.1.0 HardCopy デバイス情報を削除。
2012 年 11 月 12.1.0 早期ピン計画機能の変更のためのに更新。
2012 年 6 月 12.0.0 編集の更新。
2011 年 11 月 11.0.1 テンプレートを更新。
2011 年 5 月 11.0.0 • 「デザイン仕様の作成」の Qsys を使用した System Design へのリンクを追加
• 「同時スイッチングノイズ解析」を更新
2010 年 12 月 10.1.0 • 軽微な修正。ドキュメントのテンプレートを更新。• Qsys システム統合ツールに関する情報を含む「システムデザインと標準
インターフェイス」を更新。• 「デバイス選択」の製品セレクタへのリンクを追加。• 「オンチップ・デバッグ・オプションの計画」の情報を新しい表に変換（表
1-1）
2010 年 7 月 10.0.0 • 新しいセクション「システムデザイン」を追加• デバッグツールに関する詳細は、「オンチップ・デバッグ・オプションの計
画」から削除し、詳細は他のハンドブックの章を参照。• 「参考資料」の項を削除。• 章全体を通した他の情報を更新。
2009 年 11 月 9.1.0 • 「デザイン仕様の作成」に詳細を追加• 「知的財産の選択」に詳細を追加• 「デバイス選択」に関する 新情報を更新。
continued...
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日付 バージョン 変更内容
• 「デバイス移行計画」への参照を追加。• 「デバイスのプログラミングまたは構成の計画」の情報を削除。• 「初期電力推定」に詳細を追加• 「早期ピン計画と I/O 解析」に関する 新情報を更新。• I/O 解析のためのトップレベルのデザイン・ファイルの作成を更新。• デザイン・パーティションの作成を更新。•
2009 年 3 月 9.0.0 • 内容に変更なし。
2008 年 11 月 8.1.0 • ページサイズを 8-1/2 x 11 に変更。内容に変更なし
2008 年 5 月 8.0.0 • 編成を変更。• 「設計仕様の作成」を追加。• 「インシステム・デザインのデバッグ」セクションへの参照を追加。• 「デザインプラクティスと HDL コーディングスタイル」の詳細を追加。• インクリメンタル・コンパイル・パーティションとフロアプランの割り当ての
ベスト・プラクティスの章への参照を追加。• Quartus II Language Templates への参照を追加。
関連情報ドキュメント・アーカイブ
以前のバージョンの インテル Quartus Prime ハンドブックでは、ドキュメント・アーカイブを検索してください。
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4. インテル Quartus Prime プロ・エディションへのマイグレーション
インテル Quartus Prime プロ・エディション・ソフトウェアは、 インテル Quartus Prime スタンダード・エディション、Quartus Prime ライト・エディション、および Quartus II ソフトウェア・プロジェクトのマイグレーションをサポートしています。
注意: Quartus Prime Lite Edition、 インテル Quartus Prime スタンダード・エディション、およびQuartus II ソフトウェアの移行手順は同一です。 簡潔にするために、このセクションではこれらのデザインツールをまとめて「他の Quartus ソフトウェア製品」と呼びます。
インテル Quartus Prime プロ・エディションへのマイグレーションには、他の Quartus ソフトウェア・プロダクトのプロジェクトに以下の変更が必要となります。
1. インテル Quartus Prime プロ・エディションアサインメントと同等のプロジェクト・アサインメントと制約へのアップグレード
2. プロジェクト内のすべてのアルテラ IP コア・バリエーションと Qsys システムのアップグレード
3. 規格に準拠した VHDL、Verilog HDL、SystemVerilog へのデザイン RTL のアップグレード
本ドキュメントでは、それぞれのマイグレーション手順を詳細に解説します。
4.1. プロ･エディションのプロジェクト・ファイルを別の位置に保存する
インテル Quartus Prime プロ・エディションのソフトウェアは、他の Quartus ソフトウェア・プロダクトのプロジェクトおよび制約はサポートしていません。他の Quartus ソフトウェア・プロダクトのプロジェクト・ファイルは、 インテル Quartus Prime プロ・エディションのプロジェクト・ファイルと同じディレクトリーには配置しないでください。一般的には、 インテル Quartus Prime プロ・エディションのプロジェクト・ファイルとディレクトリーは インテル Quartus Prime プロ・エディションのプロジェクトに対してのみ使用し、他の Quartus ソフトウェア・プロダクトのファイルは、それらのソフトウェア・ツール内でのみ使用してください。
インテル Quartus Prime プロ・エディションのプロジェクトは他の Quartus ソフトウェア製品のコンパイルをサポートしていません。 Compiler がプロジェクト・ファイル内の他の Quartus ソフトウェア製品の機能を検出すると、 インテル Quartus Prime プロ・エディションのソフトウェアはエラーを生成します。
他の Quartus ソフトウェア・プロダクトのプロジェクトをマイグレーションする前に、Project >Archive Project の順でクリックし、マイグレーションに向けた変更を実行する前にオリジナルのプロジェクトのコピーを保存します。
4.2. プロジェクト・アサインメントと制約のアップグレード
インテル Quartus Prime プロ・エディションのソフトウェアでは、Quartus Settings ファイル（.qsf）が保存するプロジェクト・アサインメントと制約の処理方法に新しい変更点があり、 インテルQuartus Prime プロ・エディションのソフトウェアへのマイグレーションには他の Quartus ソフトウェア・プロダクトのプロジェクト・アサインメントと制約をアップグレードする必要があります。他の
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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。
ISO9001:2015登録済
Quartus ソフトウェア・プロダクトのアサインメントをアップグレードするには、Assignments >Assignment Editor を開き、.qsfファイルを直接編集するか、あるいは Tcl スクリプトを使用します。
次のセクションでは、マイグレーションに必要となる各プロジェクト・アサインメントの種類について詳細に解説します。
関連情報• エンティティ名のアサインメントの変更 (77 ページ)
• タイミング制約のエンティティ名の解決 (77 ページ)
• 生成したノード名のアサインメントの確認 (78 ページ)
• LogicLock 領域の置換 (78 ページ)
• SignalTap II ロジック・アナライザ・ファイルの編集 (80 ページ)
• サポートされていない機能のアサインメントの削除 (81 ページ)
4.2.1. エンティティ名のアサインメントの変更
インテル Quartus Prime プロ・エディションのソフトウェアは、以下の例に示すような、エンティティ名に対応しないインスタンス名が含まれるアサインメントをサポートしています。
• "a_entity:a|b_entity:b|c_entity:c"（推奨されていないエンティティ名を含む）
• “a|b|c”（推奨されていないインスタンス名を除く）
現行バージョンの インテル Quartus Prime プロ・エディションのソフトウェアは.qsf内のエンティティ名を認識しますが、Compiler はエンティティ名を無視します。Compiler は、.qsf内でエンティティ名を検知するとエラー・メッセージを生成します。可能で有る限り、アサインメントからエンティティ名を削除し、エンティティ・ベースのアサインメントへの依存は中止してください。 インテル QuartusPrime プロ・エディションのソフトウェアの今後のバージョンでは、エンティティ・ベースのアサインメントへのサポートは終了する可能性があります。
4.2.2. タイミング制約のエンティティ名の解決
インテル Quartus Prime プロ・エディションのタイミング解析は Synopsys Design Constraints（.sdc）ファイルのエンティティ名を尊重します。
他の Quartus ソフトウェア製品の.sdcファイルをそのまま使用してください。 ただし、get_registersなどの.sdcコマンドが返す名前のカスタム処理を含むスクリプトでは、変更が必要な場合があります。 スクリプトは、返された文字列にエンティティ名が含まれていないことを反映する必要があります。
.sdcコマンドは、エンティティ名を含むワイルド・カード・パターンを尊重します。 タイミング解析レポートを確認して、すべての制約の適用を検証します。 次の例は、機能している.sdcスクリプトの違いを示しています。
# Apply a constraint to all registers named "acc" in the entity "counter".# This constraint functions in both SE and PE, because the SDC# command always understands wildcard patterns with entity names in themset_false_path –to [get_registers “counter:*|*acc”]
# This does the same thing, but first it converts all register names to # strings, which includes entity names by default in the SE# but excludes them by default in the PE. The regexp will therefore# fail in PE by default.
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77
## This script would also fail in the SE, and earlier# versions of Quartus II, if entity name display had been disabled# in the QSF.set all_reg_strs [query_collection –list –all [get_registers *]]foreach keeper $all_reg_strs { if {[regexp {counter:*|:*acc} $keeper]} { set_false_path –to $keeper }}
.sdcファイルからのエンティティ名処理の削除は、ノード名を含む複雑な処理のために可能ではない可能性があります。 可能であれば標準の.sdcを使用して、そのような処理を置き換えてください。 または、スクリプトの上部と下部に次のコードを追加して、.sdcファイルのエンティティ名の表示を一時的に再び有効にします。
# This script requires that entity names be included# due to custom name processingset old_mode [set_project_mode -get_mode_value always_show_entity_name]set_project_mode -always_show_entity_name on
<... the rest of your script goes here ...>
# Restore the project modeset_project_mode -always_show_entity_name $old_mode
4.2.3. 生成したノード名のアサインメントの確認
インテル Quartus Prime 合成は、処理中に内部のデザインノードを生成して自動的に命名します。 インテル Quartus Prime プロ・エディションは、合成中にノード名を生成するために、他の Quartus ソフトウェア製品と異なる規則を使用します。 他の Quartus ソフトウェア製品プロジェクトを インテルQuartus Prime プロ・エディションで合成すると、合成によって生成されたノード名が変更されることがあります。 任意のスクリプトまたは制約が合成生成ノード名に依存する場合、 インテル QuartusPrime プロ・エディション合成ノード名に一致するようにスクリプトまたは制約を更新します。
名前の生成は頻繁に変更されるため、合成によって生成された名称の使用は避けてください。加えて、スクリプトあるいは制約の適合していることを確かめるするために、複製されたレジスターおよび PLL クロック出力の名称を確認します。
4.2.4. LogicLock 領域の置換
インテル Quartus Prime プロ・エディションのソフトウェアでは、他の Quartus ソフトウェア・プロダクトの LogicLock 領域と比較して、より簡潔で柔軟性の高い Logic Lock 制約が利用可能です。マイグレーションには、互換性のある Logic Lock アサインメントを使用しすべての Logic Lock (Standard)アサインメントを置き換える必要があります。以下に、Logic Lock 領域を領域に変換する手順を示します。
Logic Lock (Standard)領域を Logic Lock 領域に変換するには、以下のステップを実行してください。
1. .qsf編集して、次の Logic Lock アサインメンをすべて削除またはコメントアウトします。
set_global_assignment -name LL_ENABLED* set_global_assignment -name LL_AUTO_SIZE* set_global_assignment -name LL_STATE FLOATING* set_global_assignment -name LL_RESERVED*set_global_assignment -name LL_CORE_ONLY*set_global_assignment -name LL_SECURITY_ROUTING_INTERFACE*set_global_assignment -name LL_IGNORE_IO_BANK_SECURITY_CONSTRAINT*set_global_assignment -name LL_PR_REGION*set_global_assignment -name LL_ROUTING_REGION_EXPANSION_SIZE*
4. インテル Quartus Prime プロ・エディションへのマイグレーションUG-20129 | 2018.05.07
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78
set_global_assignment -name LL_WIDTH*set_global_assignment -name LL_HEIGHTset_global_assignment -name LL_ORIGINset_instance_assignment -name LL_MEMBER_OF
2. .qsfを編集するか、Tools > Chip Planner をクリックして新しい Logic Lock 領域を定義します。 Logic Lock の制約構文は単純化されています。例えば、
set_instance_assignment –name VIRTUAL_PIN ON –to fifo1set_instance_assignment –name VIRTUAL_PIN ON –to fifo1set_instance_assignment –name VIRTUAL_PIN ON –to fifo1
シンセシスが インテル Quartus Prime プロ・エディションのプロジェクト内に他の Quartus ソフトウェア・プロダクトの LogicLock アサインメントを検知すると、コンパイルは成功しません。以下の表に、 インテル Quartus Prime プロ・エディションのソフトウェアでの他の Quartus ソフトウェア・プロダクトの領域制約のサポートを比較表示します。
表 15. エディション別の領域制約
制約タイプ Logic Lock (Standard) 領域サポート他の Quartus ソフトウェア・プロダクト
Logic Lock Region Supportインテル Quartus Prime プロ・エディション
Fixed rectangular,nonrectangular or non-contiguous regions
フル・サポート フル・サポート
Chip Planner entry フル・サポート フル・サポート
Periphery elementassignments
一部のインスタンスでサポート有 フル・サポート。ペリフェラルを除外するには、「core-only」を使用してください。
Nested (“hierarchical”)regions
サポート有。ただし、ユーザ・インスタンス・ツリーから別の階層でサポートされます。
ユーザ・インスタンス・ツリーと同じ階層でサポートされます。
Reserved regions ネストあるいは非矩形の予約領域への限定的サポート有。予約領域は、通常 I/O カラムをまたぐことは不可能です。代わりに、隣接していない領域を使用する必要があります。
ネストあるいは非矩形の予約領域へのフル・サポート有。「core-only」であるならば、ペリフェラル・ロジックに影響を与えることなく I/O カラムをまたぐことが可能です。
Routing regions 「Routing expansion」を介した限定的サポート有。階層領域のサポートは無。
フル・サポート（階層領域への今後のサポートも含まれます）
Floating or autosizedregions
フル・サポート サポート無
Region names 領域には名称が与えられます。 領域は、制約されたロジックのインスタンス名によって認識されます。
Multiple instances in thesame region
フル・サポート 予約されていない地域のサポート。 インスタンスごとに 1 つの領域を作成し、同じ領域に割り当てる複数のインスタンスに対して同じ定義を指定します。 予約領域ではサポートされていません。
Member exclusion フル・サポート 任意論理へのサポート無。ペリフェラルのエレメントを実行するには、core-only 領域を使用します。必要に応じてさらに多くの RAM あるいはDSP カラムを含めるには、非矩形領域を使用します。
4.2.4.1. Logic Lock 領域割り当ての例
これらの例は、.qsf ファイル内の Logic Lock 領域の割り当ての構文を示しています。 必要に応じて、Assignment Editor、Logic Lock Regions Window、または Chip Planner でこれらの割り当てを入力します。
4. インテル Quartus Prime プロ・エディションへのマイグレーションUG-20129 | 2018.05.07
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例-1: 矩形 Logic Lock 領域の割り当て
矩形 Logic Lock 領域を右下隅の（10,10）および右上隅の（20,20）へそれぞれ割り当てます。
set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"
例-2: 非矩形 Logic Lock 領域の割り当て
インスタンスの「a|b|c」を非矩形 L 字型 Logic Lock 領域へ割り当てます。ソフトウェアは、それぞれ 4個の数字を新しい矩形として処理します。
set_instance_assignment –name PLACE_REGION –to x|y|z "X10 Y10 X20 Y50; X20 Y10 X50 Y20"
例-3: 従属 Logic Lock インスタンスの割り当て
デフォルトでは、 インテル Quartus Prime ソフトウェアは、すべての子インスタンスをその親の LogicLock 領域に制約します。子インスタンスへの制約はすべて、その上位の制約とインタセクトします。たとえば以下の例では、「a|b|c|d」の下のすべてのロジックは、矩形(0,0)、(15,15)ではなく、(10,10)、(15,15)に制約されます。これは、子の制約が親の制約とインタセクトするために発生します。
set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"set_instance_assignment –name PLACE_REGION –to a|b|c|d "0 0 15 15"
例-4: 複数の Logic Lock インスタンスの割り当て
デフォルトでは、Logic Lock 領域の制約により、他のインスタンスのロジックが同じ領域を共有することができます。 これらの割り当ては、インスタンス cとインスタンス gを同じ場所に配置します。 この戦略は、インスタンス cとインスタンス gが大きく相互作用している場合に便利です。
set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 20 20"
例-5: 予約 Logic Lock 領域の割り当て
1 つのインスタンスおよびその下位にある任意のインスタンスに対し、全 Logic Lock 領域を予約することが可能です。
set_instance_assignment –name PLACE_REGION –to a|b|c "10 10 20 20"set_instance_assignment –name RESERVE_PLACE_REGION –to a|b|c ON
# The following assignment causes an error. The logic in e|f|g is not# legally placeable anywhere:# set_instance_assignment –name PLACE_REGION –to e|f|g "10 10 20 20"
# The following assignment does *not* cause an error, but is effectively# constrained to the box (20,10),(30,20), since the (10,10),(20,20) box is reserved# for a|b|cset_instance_assignment –name PLACE_REGION –to e|f|g "10 10 30 20"
4.2.5. SignalTap II ロジック・アナライザ・ファイルの編集
インテル Quartus Prime プロ・エディションは、エンティティ名、設定、および割り当ての新しい方法を紹介します。 これらの変更は、Signal Tap Logic Analyzer ファイル（.stp）の処理に影響します。
他の Quartus ソフトウェア製品で生成された.stpファイルを含むプロジェクトを移行する場合、次の変更を加えて インテル Quartus Prime プロ・エディションに移行する必要があります。
4. インテル Quartus Prime プロ・エディションへのマイグレーションUG-20129 | 2018.05.07
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80
1. .stpファイルからエンティティ名を削除します。 Signal Tap Logic Analyzer は、.stpファイル内のエンティティー名を無視しますが、無視します。 インテル Quartus Prime プロ・エディションへの移行のために、.stpファイルからエンティティ名を削除します。
a. View > Node Finder をクリックして、適切なノードを見つけて削除します。 Node Finderオプションを使用してノードをフィルタリングします。
b. Processing > Start > Start Analysis & Elaboration をクリックしてデータベースを再投入し、有効なノード名を追加します。
2. ポストフィットノードを削除します。 インテル Quartus Prime プロ・エディションは他の Quartusソフトウェア製品とは異なるポストフィットノード命名方式を使用します。
a. 他の Quartus ソフトウェア製品に由来するポストフィット・タップ・ノード名を削除します。
b. View > Node Finder をクリックして、ポストフィットノードを見つけて削除します。 NodeFinder オプションを使用してノードをフィルタリングします。
c. Processing > Start Compilation をクリックしてデータベースを再投入し、有効なポストフィットノードを追加します。
3. GUI から インテル Quartus Prime プロ・エディションで初期コンパイルを実行します。Compiler は、他の Quartus ソフトウェア製品に由来する Signal Tap アサインメントを自動的に削除します。 あるいは、コマンドラインから quartus_stpをプロジェクト上で 1 回実行して、割り当てられていない割り当てを削除します。
注意: quartus_stpには インテル Quartus Prime プロ・エディションに移行の影響はありません。 スクリプトでは、移行のために quartus_stpを変更する必要はありません。
4. JTAG への SDC 制約を編集します。 インテル Quartus Prime プロ・エディションは、JTAG 信号に向けたエンベデッド SDC 制約はサポートしていません。デザインの JTAG ドライバー（USBBlaster II など）およびボードに適合するよう、タイミング・テンプレートを編集します。
4.2.6. サポートされていない機能のアサインメントの削除
インテル Quartus Prime プロ・エディションのソフトウェアは、他の Quartus ソフトウェア製品がサポートする一部の機能割り当てをサポートしていません。他の Quartus ソフトウェア製品の.qsfファイルから、サポートされていない次の機能割り当てを削除して、 インテル Quartus Prime プロ・エディションのソフトウェアに移行します。
• Incremental Compilation（パーティション）—現行バージョンの インテル Quartus Prime プロ・エディションのソフトウェアでは、インクリメンタル・コンパイルはサポートされていません。マイグレーションを実行する前に、他の Quartus ソフトウェア・プロダクト.qsfファイルからのインクリメンタル・コンパイル機能のアサインメントはすべて削除します。Spectra-Q エンジンには、今後のリリースでイネーブルされる予定である階層型コンパイルが新しく実装されています。
• インテル Quartus Prime スタンダード・エディションのフィジカル合成割り当て。 インテルQuartus Prime プロ・エディションのソフトウェアは インテル Quartus Prime スタンダード・エディションのフィジカル合成割り当てをサポートしていません。.qsfファイルから次の割り当てを削除するか、移行前に RTL（インスタンス割り当て）をデザインします。
PHYSICAL_SYNTHESIS_COMBO_LOGIC_FOR_AREA PHYSICAL_SYNTHESIS_COMBO_LOGIC PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION PHYSICAL_SYNTHESIS_REGISTER_RETIMING PHYSICAL_SYNTHESIS_ASYNCHRONOUS_SIGNAL_PIPELINING PHYSICAL_SYNTHESIS_MAP_LOGIC_TO_MEMORY_FOR_AREA
4. インテル Quartus Prime プロ・エディションへのマイグレーションUG-20129 | 2018.05.07
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81
4.3. IP コアと Qsys システムのアップデート
プロジェクト内のすべての IP コアおよび Platform Designer システムをアップグレードして インテルQuartus Prime プロ・エディションのソフトウェアに移行します。. インテル Quartus Prime プロ・エディションのソフトウェアは、IP コアおよび Platform Designer システムのインスタンス化および生成に標準準拠の方法論を使用します。 ほとんどの Intel FPGA IP コアおよび Platform Designer システムは、Upgrade IP Components ダイアログボックスで自動的にアップグレードされます。
他の Quartus ソフトウェア製品は、合成ファイル用に IP コアと Platform Designer システムのトップレベルで独自の Verilog コンフィグレーション手法を使用しています。 インテル Quartus Prime プロ・エディションはこのスキームをサポートしていません。 プロジェクト内のすべての IP コアおよびPlatform Designer システムをアップグレードするには、Project > Upgrade IPComponents をクリックします。(1)
表 16. IP Core および Platform Designer システムの相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
IP および Qsys システムの生成には、トップレベルの IP コア内で独自の Verilog コンフィグレーション手法を使用し、シンセシス・ファイルに対して Qsys システムを使用します。この独自の Verilog コンフィグレーション手法は、シンセシス中に曖昧なインスタンス化エラーからのRTL エンティティを防止しますが、このようなエラーはシミュレーション時に初めて明らかになる場合があります。この問題を解決するには、Verilog コンフィグレーションを記述し、インスタンス化の曖昧さを解消し、プロジェクトから複製されたエンティティを削除、あるいは競合するエンティティの名称を変更する必要があります。 インテル QuartusPrime プロ・エディション IP 手法はこのような問題を解決します。
IP および Qsys システムの生成に、独自の Verilog コンフィグレーションは使用されません。コンパイル・ライブラリーの手法は以下の方法で変更します。• すべての IP コアのバリアントを全プロジェクトに応じて同じコンパ
イル・ライブラリーにコンパイルします。 インテル Quartus Primeプロ・エディションは、曖昧なインスタンス化エラーを避けるために同じ機能とパラメータ化で IP コアを画一的に命名します。たとえば、すべての Arria 10 PCI Express IP コア・バリアントのファイルは、altera_pcie_a10_hip_151コンパイル・ライブラリにコンパイルされます。
• IP コアやシステムへのシミュレーションおよびシンセシス・ファイルは、同じ方法でエンティティをインスタンス化します。
• これで、生成された RTL ディレクトリのストラクチャは、コンパイル・ライブラリのストラクチャと一致します。
注意: IP コアのアップグレードの詳細については、「 インテル Quartus Prime プロジェクトの管理」を参照してください。
関連情報• アルテラ IP コアについて
• Upgrading Outdated IP Cores
• インテル Quartus Prime プロジェクトの管理 (8 ページ)
4.4. 非準拠デザイン RTL の更新
インテル Quartus Prime プロ・エディションのソフトウェアは、新しい合成エンジン（quartus_syn 実行可能ファイル）を導入します。
quartus_syn合成は、より厳しい業界標準の HDL 構造を強制し、このリリースで以下の拡張機能をサポートしています。
(1) 簡潔にするため、このセクションでは、 インテル Quartus Prime スタンダード・エディション、Intel QuartusPrime Lite Edition、および Quartus II ソフトウェアをまとめて「他の Quartus ソフトウェア製品」と呼びます。
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• SystemVerilog インターフェイスを使用したモジュールのサポート
• VHDL2008 への改善されたサポート
• GENERATE ステートメントあるいは整列の配列から RAM を推測する新しい RAM 推論エンジン
• 他の EDA ツールとの互換性を改善するより厳しいシンタックス/セマンティクス・チェック
設計するデザインが規格に準拠した VHDL、Verilog HDL、SystemVerilog を使用していることを確認した上で、既存の RTL コードでこのようなシンセシスの相違点を表記する必要があります。Compilerが RTL に準拠しないコードを処理した場合、エラーが生成されます。Spectra-Q エンジンに使用されるテクノロジは、今後の インテル Quartus Prime プロ・エディションのソフトウェアの強化で必要となる重要なサポートも提供します。Spectra-Q シンセシスと互換性を持つよう既存の RTL を編集するには、本セクションのガイドラインを使用してください。
関連情報• Verilog コンパイル・ユニットの確認 (83 ページ)
• Entity Auto Discovery の更新 (84 ページ)
• 各ライブラリーへ個別に異なる VHDL Namespace の作成 (85 ページ)
• サポートされていないパラメーター・パッシングの削除 (85 ページ)
• 未定義定数を WYSIWYG のインスタンス化から削除 (85 ページ)
• 非標準のプラグマを削除する (86 ページ)
• 初期値宣言の前にオブジェクト宣言の実行 (86 ページ)
• SystemVerilog ファイルでの SystemVerilog 機能の制約 (86 ページ)
• Always ブロック内でアサインメントの混合使用の回避 (87 ページ)
• 未接続ポートおよび存在しないポートの仕様の回避 (87 ページ)
• 不正なパラメーター範囲の回避 (87 ページ)
• Verilog および VHDL タイプのマッピングの更新 (88 ページ)
4.4.1. Verilog コンパイル・ユニットの確認
Verilog LRM は、コンパイル・ユニットの概念をコンパイル・ユニットのスコープを形成する「コンパイルされた 1 つ、あるいは複数の Verilog ソース・ファイルの集合」であると定義しています。コンパイル・ユニット・スコープでのみ可視化されるアイテムには、マクロ、グローバル宣言、デフォルト・ネット・タイプがあります。このようなファイルに含まれる内容は、親ファイルのコンパイル・ユニットの一部となります。モジュール、プリミティブ、プログラム、インターフェイス、パッケージは、すべてのコンパイル・ユニットで可視化されています。 インテル Quartus Prime プロ・エディションのシンセシスは、コンパイル・ユニットの定義にこれとは別の方法を使用します。 RTL がこれらの変更に対応していることを確認してください。
表 17. Verilog コンパイル・ユニットの相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
他の Quartus ソフトウェア・プロダクトにおけるシンセシスでは、コンパイル・ユニット・ファイルの選択する際、マルチ・ファイル・コンパイル・ユニット（MFCU）手法が用いられます。MFCU の場合、すべてのファイルは同じコンパイル・ユニット内にコンパイルされます。グローバル定義とディレクティブは、すべてのファイルで可視化されます。ただし、デフォルト・ネット・タイプは、各ファイルの開始でリセットされます。
インテル Quartus Prime プロ・エディション のシンセシスは、コンパイル単位ファイルを選択するためのシングル・ファイル・コンパイル・ユニット（SFCU）方式に従います。 SFCU では、各ファイルはコンパイル単位であり、ファイル順序は関係ありません。マクロはファイルの終わりまでしか定義されていません。
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注意: 以下のアサインメントを使用し、オプションとして MFCU モードに変更可能です。set_global_assignment -name VERILOG_CU_MODE MFCU
4.4.1.1. Verilog HDL コンフィグレーションのインスタンス化
インテル Quartus Prime プロ・エディションのシンセシスでは、モジュールではなく Verilog HDL 構成のインスタンス化が必要です。他の Quartus ソフトウェア製品では、合成により、インスタンス化するモジュールに関連する Verilog HDL 構成が自動的に検索されます。 その後、Verilog HDL 設定でデザインがインスタンス化されます。
トップ･レベルのエンティティが Verilog コンフィグレーションである場合、モジュールではなく Verilogコンフィグレーションをトップ･レベル・エンティティとして設定してください。
表 18. Verilog HDL コンフィグレーションのインスタンス化
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
Example RTL から、インスタンス化されたモジュールに関連するmid_config Verilog HDL コンフィグレーションを自動で検索します。
Example RTL から、シンセシスは mid_config Verilog HDL コンフィグレーションをサポートしていません。Verilog HDL コンフィグレーションは、直接インスタンス化する必要があります。
Example RTL:
config mid_config;design good_lib.mid;instance mid.sub_inst use good_lib.sub;endconfig
module test (input a1, output b);mid_config mid_inst ( .a1(a1), .b(b)); // in other Quartus products preceding line would have been: //mid mid_inst ( .a1(a1), .b(b));endmodule
module mid (input a1, output b);sub sub_inst (.a1(a1), .b(b));endmodule
4.4.2. Entity Auto Discovery の更新
インテル Quartus Prime および Quartus II ソフトウェアのすべてのエディションは、プロジェクト・ディレクトリーで未定義のエンティティを検索します。たとえば、Quartus Settings File（.qsf）でデザイン・ファイルとして「sub」を指定せずにデザインでエンティティ「sub」をインスタンス化する場合、シンセシスは sub.v、sub.vhdなどを検索します。一方、 インテル Quartus Prime プロ・エディションはフローの異なる段階で Auto-Discovery を実行します。RTL コードがこのような Auto Discovery の変更に対応していることを確認してください。
表 19. Entity Auto Discovery の相違点
他の Quartus ソフトウェア・プロダクト
インテル Quartus Prime プロ・エディション
常にプロジェクト・ディレクトリを自動検索し、未定義エンティティのパスを検索します。
常にプロジェクト・ディレクトリーを自動検索し、未定義エンティティのパスを検索します。 インテルQuartus Prime プロ・エディションシンセシスは、他の Quartus ソフトウェア・プロダクトよりも早い段階でフロー中に Auto-Discovery を実行します。これにより、さらに多くのシンタックス・エラーが検索されます。オプションとして、次の.qsfアサインメントを使用して Auto Discovery をディスエーブルすることも可能です。set_global_assignment -name AUTO_DISCOVER_AND_SORT OFF
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4.4.3. 各ライブラリーへ個別に異なる VHDL Namespace の作成
インテル Quartus Prime プロ・エディションのシンセシスでは、各ライブラリーごとに個別に異なるVHDL namespace が必要です。より厳しいライブラリー・バインディングの要件は VHDL 言語の仕様に準拠しており、確定的な挙動をもたらします。このことは、名前の意図しない重複が避けられるため、チームで作業を行うプロジェクトに役立ちます。RTL でこの変更点が尊重されていることを確認してください。
表 20. VHDL Namespace の相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
Example RTL の場合、アナライザーはパッケージ utilities_packを検索するまで不特定の順に全てのライブラリーを検索し、そのパッケージからのアイテムを使用します。が、他のライブラリー（たとえば、projectLibには utilities_packも含まれます）であれば、アナライザーは myLibを検索する前に myLib.utilites_packが検索されると、これを代わりに使用することがあります。
Example RTL の場合、アナライザーは myLib内の特定の utilities_packを使用します。ライブラリーの myLibに utilities_packが存在しない場合、アナライザーはエラーを生成します。
Example RTL:
library myLib; usemyLib.utilities_pack.all;
4.4.4. サポートされていないパラメーター・パッシングの削除
インテル Quartus Prime プロ・エディションのシンセシスは、.qsfの set_parameterを使用したパラメーター渡しをサポートしていません。他の Quartus ソフトウェア製品のシンセシスでは、このメソッドでパラメーターを渡すことができます。 デザインのトップレベルが許可されている場合を除いて、RTL がこのタイプのパラメーター渡しに依存しないことを確認してください。
表 21. SystemVerilog 機能の相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
Example RTL から、シンセシスはエンティティmid-levelからインスタンス化されたmy_ramのインスタンスであるパラメーターSIZE の値を上書きします。
Example RTL から、シンセシスは.qsfファイル内にパラメータを渡すアサインメントを検出すると、シンタックス・エラーを生成します。RTL でパラメータを指定してください。次の例は、サポートされているトップ･レベルのパラメータ･パッシング・フォーマットを表しています。この例は、トップレベルのみに適用され、値 4 をパラメータ N に設定します。
set_parameter -name N 4
Example RTL:
set_parameter –entity mid_level –to my_ram –name SIZE 16
4.4.5. 未定義定数を WYSIWYG のインスタンス化から削除
インテル Quartus Prime プロ・エディションのシンセシスでは、WYSIWYG のインスタンス化に未定義定数を使用することはできません。他の Quartus ソフトウェア製品での合成では、.vファイルでWYSIWYG をインスタンス化するときに SystemVerilog（.sv）未定義定数を使用できます。
インテル Quartus Prime プロ・エディションのシンセシスでは、WYSIWYG インスタンス化以外の用途に.svファイル内の未定義定数を使用できます。 RTL コードが WYSIWYG のインスタンス化に未定義定数を使用していないことを確認してください。 たとえば、 '1'ではなく 2'b11 のようなサイズのリテラルを指定します。
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4.4.6. 非標準のプラグマを削除する
他の Quartus ソフトウェア・プロダクトのシンセシスでは、vhdl(verilog)_input_versionプラグマおよび libraryプラグマがサポートされていますが、 インテル Quartus Prime プロ・エディションのシンセシスではどちらのプラグマもサポートされていません。 インテル Quartus Prime プロ・エディションへマイグレーションを実行するには、RTL からプラグマの使用を削除してください。 インテル Quartus Prime プロ・エディションでプラグマ機能を実装するには、以下のガイドラインに従ってください。
• vhdl(verilog)_input_versionプラグマ—入力ファイルの途中で入力バージョンへの変更が可能です。例：VHDL 1993 から VHDL 2008 への変更。 インテル Quartus Prime プロ・エディションのマイグレーションへは、.qsfで各ファイルへの入力バージョンを指定してください。
• libraryプラグマ—ファイルをコンパイルする VHDL ライブラリへの変更が可能です。 インテルQuartus Prime プロ・エディションへマイグレーションするには、.qsfでコンパイル・ライブラリを指定してください。
4.4.7. 初期値宣言の前にオブジェクト宣言の実行
インテル Quartus Prime プロ・エディションのシンセシスでは、初期値の前にオブジェクトを宣言する必要があります。 RTL が初期値よりも前にオブジェクトを宣言していることを確認してください。 他のQuartus ソフトウェア製品では、オブジェクトの宣言に先立って初期値の宣言が可能です。
表 22. オブジェクト宣言の相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
レジスタ宣言は Line2 で実行されますが、シンセシスは Example RTL から p_progio1_regの値を使用し出力 p_prog_io1を初期化します。
Example RTL から、レジスター宣言より先に初期値をした場合、シンセシスはシンタックス・エラーを生成します。
Example RTL:
1 output p_prog_io1 = p_prog_io1_reg; 2 reg p_prog_io1_reg;
4.4.8. SystemVerilog ファイルでの SystemVerilog 機能の制約
他の Quartus ソフトウェア・プロダクトでは、Verilog HDL（.v）デザイン･ファイルで SystemVerilog（.sv）機能のサブセットの使用が可能ですが、 インテル Quartus Prime プロ・エディションのシンセシスでは Verilog ファイル内で SystemVerilog 機能を使用することはできません。 インテルQuartus Prime プロ・エディションでシンタックス・エラーを回避するには、Verilog HDL ファイル内でのみ SystemVerilog 機能を使用するようにします。
既存の Verilog HDL ファイルで SystemVerilog 機能を使用するには、Verilog HDL（.v）ファイルの名前を SystemVerilog（.sv）ファイルに変更します。 または、次の例に示すように、ファイルの種類を.qsf に設定することもできます。
set_global_assignment -name SYSTEMVERILOG_FILE <file>.v
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表 23. SystemVerilog 機能の相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
Verilog LRM は$clog2機能を定義しませんが、シンセシスはExample RTL から$clog2を.vファイル内に解析します。他のQuartus ソフトウェア・プロダクトでは、.vファイル内に他のSystemVerilog 機能を含めることが可能です。
シンセシスは、Example RTL から.vファイル内に Verilog ではない構成を検知するとシンタックス・エラーを生成します。 インテル QuartusPrime プロ・エディションシンセシスは.svファイル内でのみSystemVerilog 機能を適用します。
Example RTL:
localparam num_mem_locations = 1050;wire mem_addr [$clog2(num_mem_locations)-1 : 0];
4.4.9. Always ブロック内でアサインメントの混合使用の回避
他の Quartus ソフトウェア・プロダクトでは、ALWAYSブロック内でブロッキング・アサインメントと非ブロッキング・アサインメントの混合使用が可能ですが、 インテル Quartus Prime プロ・エディションのシンセシスでは ALWAYSブロック内でこれらを混合使用することはできません。シンタックス・エラーを回避するには、 インテル Quartus Prime プロ・エディションのマイグレーションに向けて ALWAYSブロック・アサインメントが同じタイプであることを確認してください。
表 24. ALWAYS ブロック・アサインメントの相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
Verilog 言語の仕様ではブロッキング・アサインメントと非ブロッキング・アサインメントの混合使用はサポートされていませんが、シンセシスはこの構成を適用します。
シンセシスは、ALWAYSブロック内にブロッキング・アサインメントと非ブロッキング・アサインメントの混合使用を検知するとシンタックス・エラーを生成します。
4.4.10. 未接続ポートおよび存在しないポートの仕様の回避
インテル Quartus Prime プロ・エディションのシンセシスでは、インスタンス化および命名の前にモジュールにポートが存在する必要があります。他の Quartus ソフトウェア製品を使用すると、モジュールに存在しない未接続ポートをインスタンス化して名前を付けることができます。 この要件に一致するように RTL を変更します。
シンタックス・エラーを回避するには、 インテル Quartus Prime プロ・エディションへのマイグレーションに向けてすべての未接続ポートと存在しないポートを削除してください。
表 25. 未接続、存在しないポートの相違点
他の Quartus ソフトウェア・プロダクト インテル Quartus Prime プロ・エディション
シンセシスでは、モジュール内に存在しない未接続ポートおよび存在していないポートをインスタンス化し命名することが可能です。
シンセシスは、ALWAYSブロック内にブロッキング・アサインメントと非ブロッキング・アサインメントの混合使用を検知するとシンタックス・エラーを生成します。
4.4.11. 不正なパラメーター範囲の回避
他の Quartus ソフトウェア・プロダクトでは、言語での仕様以外のパラメーターに対し数値定数（整数および浮動小数点）値が使用可能です。 インテル Quartus Prime プロ・エディションのシンセシスでは、言語での仕様を超える数値定数（整数および浮動小数点）のパラメーター値が検出されると、エラーが生成されます。シンタックス・エラーを避けるには、パラメーターへの数値定数（整数および浮動小数点）値が言語の仕様を超えていないことを確認してください。
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4.4.12. Verilog および VHDL タイプのマッピングの更新
インテル Quartus Prime プロ・エディションのシンセシスでは、Verilog HDL ファイル（.v）で「false」に 0、「true」に 1を使用する必要があります。その他の Quartus ソフトウェア製品は、Verilog HDL の「true」と 「false」の文字列を、VHDL の TRUE と FALSE のブール値にマップします。インテル Quartus Prime プロ・エディションのシンセシスは、.vファイル内の Verilog HDL 以外の構造の検出にエラーを生成します。 構文エラーを回避するには、RTL がこれらの標準に適合していることを確認してください。
4.5. インテル Quartus Prime プロ・エディションの改訂履歴
このドキュメントには、以下の改訂履歴があります。
ドキュメント・バージョン バージョン 変更内容
2018.05.07 18.0.0 使い始めのユーザーガイドの別の章としての初期リリース。
2017.11.06 17.1.0 • Verilog HDL Macro の例を追加。• インテルのブランド変更を実施。
2017.05.08 17.0.0 • セーフ・ステート・マシンの制限事項についてを削除。 Compiler はセーフ・ステート・マシンをサポート。 ステートマシンの推論はデフォルトでイネーブル。
2016.10.31 16.1.0 • インテルのブランド変更を実施。• サポートされていない インテル Quartus Prime スタンダード・エディションの
物理合成オプションについて説明。
2016.05.03 16.0.0 • Safe State Machine エンコーディングに関するトピックを追加。• Verilog Compilation Unit に関する声明を修正。
2015.11.02 15.1.0 • 初版。
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A. インテル Quartus Prime プロ・エディションの ユーザーガイド
インテル Quartus Prime プロ・エディション FPGA デザインフローの前段階についての包括的な情報については、次のユーザーガイドを参照してください。
関連情報• スタート・ユーザーガイド
インテル Quartus Prime プロ・エディション・プロジェクトおよび IP の管理、初期デザイン設計時における考慮事項、旧ソフトウェア・バージョンからのプロジェクト・マイグレーションを含む基本的な機能、ファイル、および インテル Quartus Prime プロ・エディション・デザインフローについて紹介します。
• Platform Designer ユーザーガイドカスタマイズされた IP のプロジェクトへの統合を簡略化するシステム統合ツールである、Platform Designer を使用したシステムの作成および 適化について紹介します。PlatformDesigner は、知的財産(IP)機能とサブシステムを接続する相互接続ロジックの自動で生成します。
• デザイン推奨事項ユーザーガイドインテル Quartus Prime プロ・エディションを使用して FPGA をデザインするための 良のデザイン方法について説明します。HDL コーディング・スタイルと同期デザインの方法は、デザイン性能に大きな影響を与えます。推奨される HDL コーディング・スタイルを使用することにより、 インテル Quartus Prime プロ・エディション合成はハードウェアでのデザインの 適な実装を保証します。
• コンパイラー・ユーザーガイドインテル Quartus Prime プロ・エディション・コンパイラーのすべての段階の設定、実行方法、適化について説明します。コンパイラーは、デバイス・プログラミング・ファイルを生成する前
にデザインを合成、配置、およびルーティングします。
• デザイン 適化ユーザーガイドIntel FPGA で 高のデザイン性能を実現するために使用可能な インテル Quartus Primeプロ・エディション開発ソフトウェアの設定、ツール、および手法について説明します。この手法には、デザイン・ネットリストの 適化、リタイミングおよびタイミング・クロージャーを制限するクリティカル・チェーンの指定方法、およびデバイスリソース使用率の 適化が含まれます。
• Programmer ユーザーガイドIntel FPGA ダウンロード・ケーブルとの接続を介して Intel FPGA デバイスを構成し、CPLDおよびコンフィグレーション・デバイスのプログラミングを可能にする インテル QuartusPrime プロ・エディション Programmer の操作方法について説明します。
• ブロックベース・デザイン・ユーザーガイドモジュラーまたは階層デザインフローとも呼ばれるブロックベースのデザインフローについて説明します。この高度なフローにより、プロジェクト内でのデザインブロック(または階層デザイン・インスタンスを構成するロジック)の保持と他のプロジェクトでのデザインブロックの再利用が可能になります。
UG-20129 | 2018.05.07
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• パーシャル・リコンフィグレーション・ユーザーガイドFPGA デザインの他の部分は動作を継続したまま、FPGA の一部分の動的なリコンフィグレーションを可能にする高度なデザインフローであるパーシャル・リコンフィグレーションについて説明します。他のエリアの動作に影響を与えることなく、特定のデザインの領域に対して複数のペルソナを定義します。
• サードパーティー・シミュレーション・ユーザーガイドデバイス・プログラミングの前にデザインの挙動を検証することが可能な、Aldec*、Cadence*、 Mentor Graphics* および Synopsys* が提供するサードパーティー・シミュレーション・ツールへの RTL およびゲートレベルのデザイン・シミュレーションについて説明します。これには、シミュレーター・サポート、シミュレーション・フロー、および インテル FPGA IPのシミュレーションが含まれます。
• サードパーティー合成ユーザーガイドMentor Graphics* および Synopsys* が提供するサードパーティー合成ツールにおけるデザインのオプション合成サポートについて説明します。これには、デザインフローのステップ、生成されたファイルの説明、および合成ガイドラインが含まれます。
• デバッグツール・ユーザーガイドデザインのリアルタイム検証に使用する インテル Quartus Prime プロ・エディション・インシステム・デザイン・デバッグ・ツールのポートフォリオについて説明します。このツールは、デザイン内の信号をデバッグロジックにルーティング(または「タップ」)することで可視性を提供します。このツールには、システムコンソール、Signal Tap ロジック・アナライザー、トランシーバー・ツールキット、In-System Memory Content Editor、および In-System Sources andProbes Editor が含まれます。
• タイミング・アナライザー・ユーザーガイド静的タイミング解析についての基本的な考え方と業界標準の制約、解析、レポート手法を使用してデザイン内のすべてのロジックのタイミング性能を検証する強力な ASIC 形式のタイミング解析ツールである インテル Quartus Prime プロ・エディション ・タイミング・アナライザーの使用方法について説明します。
• 電力解析および 適化ユーザーガイドデバイスの消費電力を高精度で推定する インテル Quartus Prime プロ・エディション消費電力解析ツールについて説明します。このツールは、電力バジェットとデバイス電源、電圧レギュレーター、ヒートシンク、および冷却システムを開発するためのデバイスの消費電力を見積もります。
• デザイン制約ユーザーガイドピン・アサインメント、デバイスオプション、ロジックオプション、およびタイミング制約といったコンパイラーによるデザインの実装方法に影響するタイミングおよびロジック制約について説明します。Interface Planner を使用して、インターフェイス実装のプロトタイプの作成、クロックのプランニング、および正当なデバイス・フロアプランを迅速に定義します。ターゲットデバイスをグラフィカルに表現して、すべての I/O アサインメントを可視化、編集、検証するには、PinPlanner を使用します。
• PCB デザインツール・ユーザーガイドMentor Graphics* および Cadence*によって提供されるオプションのサードパーティーPCB デザインツールのサポートについて説明します。HSPICE モデルと IBIS モデルによるシグナル・インテグリティー解析およびシミュレーションに関する情報も含まれています。
• スクリプト・ユーザーガイドインテル Quartus Prime プロ・エディション開発ソフトウェアの制御、およびプロジェクトの管理、制約の指定、コンパイルあるいはタイミング解析の実行、レポートの生成などの幅広い機能を実行するための Tcl およびコマンドライン・スクリプトの使用について説明します。
A. インテル Quartus Prime プロ・エディションの ユーザーガイドUG-20129 | 2018.05.07
使い始めユーザーガイド: インテル Quartus Prime プロ・エディション フィードバック
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