Examen Sistemas Digitales SD+MSA (2do Parcial)

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SEGUNDO PARCIAL: SD + MSA 1 011000010111001101100001011011100111101001100001 01101010011001010110000101101110 Sistemas Digitales II EXAMEN PROPUESTO SISTEMAS DIGITALES II vasanza

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SEGUNDO PARCIAL:SD + MSA

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Sistemas Digitales II

EXAMEN PROPUESTOSISTEMAS DIGITALES II

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Tema 2 (15P): Dado el siguiente diagrama VHDL de un sistema digital, obtenga el diagrama esquemático completo (15p).

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-- Mapeo de componentes

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RESPUESTA:

Suma devalores decaracterísticas, en clúster 1

Manejo de memorias RAM

Manejo deMemoriainicial, decaracterísticas

Suma de

valores de

característica

s, en clúster 2

Promedio y

obtención de

distancias

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RESPUESTA: Manejo de memorias RAM

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RESPUESTA: Suma de valores de características, en clúster 1

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RESPUESTA: Manejo de Memoria inicial, de características

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RESPUESTA: Suma de valores de características, en clúster 2

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RESPUESTA: Promedio y obtención de distancias

Promedio

Distancias

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RESPUESTA: Promedio

Distancias

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Tema 3 (15P):Diseñar un Maquina Secuencial Asíncrona (MSA) que hace el trabajo de undecodificador de entradas (CLK, T) y salidas (X, N). Este decodificador al trabajar enconjunto con una celda Binaria hace la función de un Flip-Flop tipo T (Inversor).

Diagrama del Flip-Flop tipo T:

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Tablas de funcionamiento:

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NOTA: la asignación de códigos de estado reducido deberá tener distancia unitaria.

PRESENTAR:a) Diagrama y mapa de estados primitivo (2p).b) Tabla de Implicantes y diagrama de equivalencia máxima (2p).c) Diagrama de estados reducido y asignación de código de estados (4p).d) Mapa de excitación (2p).e) Expresiones booleanas del decodificador de estado siguiente y salida (1p).f) Implementar el circuito completo (4p).

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Dado a que no es posible de asignar códigos de estado con distancia unitaria a undiagrama de 3 estados, se propone hacer agrupaciones para tener un diagrama deestados reducido con 4 estados.

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