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TFT元件結構及原理

TFT廠生產部ARRAY課教育訓練教材

吳英明 編製

陳明德 更新 2000/08/22

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TFT-LCD的面板構造

3

G1

G2

G3

Gm

Gm-1

S1 S2 S3 Sn-1 Sn

Source 線

儲存電容

Gate 線液晶電容

TFT

Array面板說明

com

ITO

CLC

4

單一畫素結構

儲存電容(Cs)

B B’

G

S D

A A’

TFT

A

A

A’

5

G1

G2

G3

Gm

Gm-2

Gm-1

S1 S2 S3 Sn-2 Sn-1 Sn

Array 面板示意圖

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1.因TFT元件的動作類似一個開關(Switch)，液晶元件的 作用類似一個電容，藉Switch的ON/OFF對電容儲存的 電壓值進行更新/保持。2.SW ON時信號寫入(加入、記錄)在液晶電容上，在以外 時間 SW OFF，可防止信號從液晶電容洩漏。3.在必要時可將保持電容與液晶電容並聯，以改善其保持 特性。

保持電容

TFT元件

加入電壓

液晶

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1.上圖為TFT一個畫素的等效電路圖，掃描線連接同一列 所有TFT閘極電極，而信號線連接同一行所有TFT源極 電極。2.當ON時信號線的資料寫入液晶電容，此時，TFT元件成 低阻抗(RON)，當OFF時TFT元件成高阻抗(ROFF)，可防 止信號線資料的洩漏。3.一般RON與ROFF電阻比至少約為105以上。

掃描線

信號線

RON

ROFF

液晶 保持電容

G

DS

8

認識 TFT

G

D SD S

G

1. TFT為一三端子元件。2.在LCD的應用上可將其視為一開關。3.為何要採 Inverted Staggered 之結構？

D S

G

9

TFT元件的運作原理 (1)Vgs>Vth：訊號讀取

D SG

G

D S

CLC

com

G

D SVGS > Vth

VSD

D S

G

TFT元件在閘極(G)給予適當電壓(VGS>起始電壓Vth ,註),使通道(a-Si)感應出載子(電子)而使得源極(S)汲極(D)導通。 【註】：Vth 為感應出載子所需最小電壓 。

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TFT元件的運作原理 (2)Vgs<Vth：訊號保持

D SG

G

D S

CLC

com

VSD

G

G

D SVGS〈Vth

D S

1.TFT元件在閘極(G)給予適當電壓。當VGS小於起始電壓 時沒有感應出載子則通道成斷路。 2.故TFT元件可看成開關,當VGS>Vth則ON,當VGS<Vth則 OFF。

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TFT元件的運作原理

D S

G VDS

Ids

Vgs〈Vth

Vgs=Vth+2

Vgs=Vth+4

Vgs=Vth+6

Vgs=Vth+8

線性區 飽和區

Vgd<Vth

一 Vgs<Vth：感應通道未形成

Ids=0

二 Vgs&Vgd>Vth：形成感應通道

Ids=1/2unCox(W/L)[(Vgs-Vth)Vds-Vds2]

三 Vgs>Vth&Vgd<Vth：進入夾止區(在 Drain側通道消失)

Ids=1/2unCox(W/L)(Vgs-Vth)2

影響Ids之重要參數1. Vth

2. un：Mobility

3. Cox：Gate到Channel的電容4. W/L

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Vg(V)

Log Id

0 10 20-10-20

1.0x10-11

1.0x10-10

1.0x10-9

1.0x10-8

1.0x10-7

1.0x10-6

1.0x10-5

TFT之Vg V.S. Log Id圖

註：此圖為一特定之Vds下所量得

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VCVCOM

T1

△v

△v

第一圖場 第二圖場一圖框

T2

VG

VID VP

(a)驅動波形圖

△v

1.VG為掃描線電壓，VID為信號線電壓，分別加在TFT 的閘極，源極。2.在T1時域(水平選擇期間)TFT ON，畫素電極電位VP會被 充電至信號電位VID 。在T2 時域(非選擇期間)TFT OFF， 在OFF的瞬間，VP會下降△V，此△V的大小與TFT元件 的閘極與汲極間的寄生電容CGD有關，因此在設計與製 程元件時盡量避免寄生電容的產生。

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(b)電路圖

VG

VPCGD

CGS

CST CLC

VCOM

VID

1.△V的大小關係如下: CGD:閘極與汲極間電容 CLC:液晶電容 CST:保持電路

2.此下降電壓△V與影像信號的極 性無關，永遠比畫素電位VP 下 降此一電壓值。因此，只要將彩 色濾光片的共用電極電位VCOM設 定成相對於信號線的中心電壓VC 低一偏移值△V，便可以使加在 畫素電極上的電壓成為正負對稱 的波形，使直流位準的電壓降誤 差到最小值。

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儲存電容

VgVS

V

目的：降低TFT關閉時，因Cgs所引 起的 畫素電壓變化(Voltage Offset)。

畫素電壓

Source

線

G

D S

Gate 線

Cst CLC

Com

Vg

Vs

Cgs

儲存電容(Cs)

B B’

A

A’

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1. 臨界電壓：Vth2. 電子遷移率(Mobility)：un Vp=unE

3. Ion/Ioff

4. 開口率(Aperture Ratio)

(1)TFT；(2)Gate&Source 線；(3)Cst；

(4)上下基板對位誤差；(5)Disclination of LC

5. 因Cgs產生之DC Voltage Offset

6. 訊號傳輸時的時間延遲(Time Delay)及

失真(Distortion)

TFT-LCD關於Array之重要參數

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Gate D

river

Source Driver

Array面板訊號傳輸說明

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ARRAY製程及設備

TFT廠生產部ARRAY課教育訓練教材

吳英明 編製

陳明德 更新 2000/08/22

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TFT Array組成材料

MASK 1-GE Gate 電極 Cr

MASK 5-PE 畫素電極 ITO

MASK 3-SD Source/Drain 電極 Cr

MASK 2-SE 通道與電極之接觸介面 (n+)a-Si：H

MASK 2-SE Channel(通道) (i)a-Si：H MASK 2-SE GI 層(Gate 絕緣層) SiNx

MASK 4-CH Contact hole SiNx

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Mask 1：GE (Gate電極形成)

A

A’1. 受入洗淨 芝蒲2. 濺鍍Cr (4000A) ULVAC3. 成膜前洗淨 島田理化/芝蒲4. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 5. 顯影檢查/光阻寸檢 V-tech6. 硬烤 田葉井7. Cr Taper蝕刻(WET) DNS8. 光阻去除 島田理化10 製程完成檢查 ORBOTEC/OLYMPUS

A A’

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Mask 2：SE (島狀半導體形成)

A A’

1. 成膜前洗淨 島田理化/芝蒲2. 成膜SiNx Balzers/AKT3. 成膜前洗淨 芝蒲4. 成膜SiNx/a-Si/n+Si Balzers/AKT5. 光阻塗佈/曝光/顯影 TEL/Nikon 6. 顯影檢查/光阻寸檢 V-tech7. 蝕刻(DRY) TEL/PSC8. 光阻去除 島田理化9. 製程完成檢查 ORBOTEC/OLYMPUS

A

A’

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Mask 3：SD (Source及Drain電極形成)

A A’1. 成膜前洗淨 島田理化/芝蒲2. 成膜Cr ULVAC3. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 4. 顯影檢查/光阻寸檢 V-tech5. 硬烤 田葉井 6. 蝕刻Cr(WET) DNS7.蝕刻n+Si(DRY) TEL/PSC8.光阻去除 島田理化9.製程完成檢查 ORBOTEC/OLYMPUS

A

A’

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Mask 4：CH (Contact Hole形成)

1. 成膜前洗 島田理化/芝蒲2. 成膜SiNx Balzers 3. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 4. 顯影檢查/光阻寸檢 V-tech5. 蝕刻(DRY) TEL/PSC6. 光阻去除 島田理化7. 製程完成檢查 ORBOTEC

A’AA

A

A’

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Mask 5：PE (畫素電極形成)

1. 成膜前洗淨 島田理化/芝蒲2. 成膜ITO ULVAC3. 光阻塗佈/曝光/顯影 TEL/DNS/Nikon 4. 顯影檢查/光阻寸檢 V-tech5. 蝕刻(WET) DNS6. 光阻去除 島田理化7. 製程完成檢查 ORBOTEC8. 退火 田葉井

TFT元件製程結束 , 後流至ARRAY TESTER

A’AAA

A’

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靜電保護：避免因Gate與Source電極的電壓差，而對TFT產生

不良的影響，達到靜電保護的目的。

Source Driver

Gate D

river

Source 線或Gate 線

Short Ring

尖端放電

說明：Source 及 Gate皆以 Short Ring之電位為參考電位。

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ARRAY製程1. GE製程

璃 板玻 基

Gate成膜Cr:4000ÅGate蝕刻Cr:4000Å

閘極(Gate):4000Å

2. SE製程GI成膜SiNx:3000Å

GI成膜SiNx:1000Å

閘極絕緣層(SiNx):3000Å+1000Å

a-Si成膜a-Si:1500Å

半導體層(a-Si):1500Å

n+成膜n+ :300Å

歐歐姆接姆接觸層觸層(n(n++ a-Si):300 a-Si):300Å

SE蝕刻3. SD製程SD成膜

Cr :4000ÅSD蝕刻4. CH製程5. PE製程

BCE蝕刻

源源極極金金屬層屬層(Source):4000(Source):4000Å汲汲極極金金屬層屬層(Drain):4000(Drain):4000Å

完成!後流至ARRAY TESTER工程

CH成膜SiNx:3000Å

保護層(SiNx):3000Å

CH蝕刻ITO成膜ITO:1000ÅITO蝕刻

ITOITO層層:1000:1000Å