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IBM Systems © 2010 IBM Corporation
Architettura dei sistemi Mainframe
Francesco Bertagnolli – IBM Italia Gaetano Maretto – IBM Italia
IBM System z
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Agenda
• Blue Gene vs Mainframe
• Un Mainframe: La generazione z10
• Architettura del processore mainframe
• Struttura di un Server e di un Cluster
• Misurare la potenza del Mainframe
IBM System z
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Blue Gene vs Mainframe
IBM Systems
System Name JUGENE
Site Forschungszentrum Juelich (FZJ)
System Family IBM BlueGene
System Model BlueGene/P
Computer Blue Gene/P Solution
Vendor IBM
Application area Research
Installation Year 2009
Operating System CNK/SLES 9
Interconnect Proprietary
Processor type PowerPC 450 850 MHz (3.4 GFlops)
Processor 73728 (294912 core)
Main memory 2 Gbytes /node (aggregate 144 TB)
72 Racks with 32 nodecards x 32 chip x 4 core (total 73728 chip) 294912 core
72 Racks
32 nodecards
32 Chip
4 core
IBM Systems
*Rmax and Rpeak values are in TFlops
* *
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Un’applicazione
Network
Access P
oint
Local Network
Internal Network
Front End
Security
Dati
External Network
Sistemi Centrali
Access P
oint
Remote Network
€
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Il Sistema Centrale - Ruolo
Network
Attached Users
Local & Remote Networks
Administrators
ONLINE Data On Magnetic DISKS
OFFLINE Data On TAPES or DVDs
Volume PRINTERS
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Definizione di Sistema Centrale
Un Sistema Centrale è un Calcolatore usato per gestire grandi flussi transazionali e/o massiccie elaborazioni batch con un grado elevato di sicurezza e di disponibilità.
Inoltre si richiede al sistema centrale di poter garantire un livello di servizio concordato con gli utenti.
Per poter svolgere compiti di questa mole deve essere in grado di accedere a grandi volumi di dati per conto di un gran numero di utenti contemporaneamente collegati.
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Esistono Diversi tipi di Sistemi Centrali
• A partire dal 1990 industrie diverse (IBM, SUN, HP) hanno prodotto sistemi di grandi dimensioni ai quali gli utenti hanno dato il ruolo di Sistema Centrale
• Tali prodotti si differenziano per caratteristiche tecniche ed architettura costruttiva oltre che per la dimensione di potenza di calcolo.
• Anche se i Sistemi Centrali non hanno tutti necessariamente le stesse caratteristiche tecnico-funzionali essi sono accomunati dall’uso che di essi viene fatto.
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Modelli di Infrastruttura
Modello Host Centrico
Mainframe (Host)
Terminali
Dati
Modello Client-Server
Dati Dati Dati
Client Client Client Client
Browser Browser Browser Browser
Server
Dati
Mainframe (Host)
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Tipici lavori svolti dal Mainframe
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Elaborazione di tipo Batch
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Elaborazione di tipo On Line
Disk storage
controller Stores
database files
queries and
updates
Account activities
Office automation
systems
Mainframe Accesses database
Requests
ATMs
Branch offices
Business analysts Inventory control
Branch office automation systems
TCP/IP network
5 5
6 6
3 3 2 2
4 4 1 1
Central office
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Tipici ruoli professionali nel mondo Mainframe
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Un mainframe: la generazione z10 EC
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IBM System z: System Design Comparison
Memory
System I/O Bandwidth
Processors
ITR for 1-way
288 GB/sec*
1.5 TB**
64-way
~920
172.8 GB/sec*
~600 512 GB
54-way
96 GB/sec
450 256 GB
32-way
24 GB/sec
300 64 GB
16-way
z10 EC
z9 EC
zSeries 990
zSeries 900
Balanced System CPU, nWay, Memory,
I/O Bandwidth*
*Servers exploit a subset of its designed I/O capability ** Up to 1 TB per LPAR
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Each new range continues to deliver: ► New function ► Unprecedented capacity to meet
consolidation needs ► Improved efficiency to further reduce energy
consumption ► Delivering flexible and simplified on demand
capacity ► A mainframe that goes beyond the traditional
paradigm
z900 z/OS 1.6
z990 z/OS 1.6
z9 EC z/OS 1.6
z10 EC z/OS 1.8
77 engines 64-way
20 engines 16-way
48 engines 32-way
64 engines 54-way
Max
imum
ITR
z900
z990
z9 EC
z10 EC
Mainframe HW evolution
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Internal Batteries (optional)
Power Supplies
3x I/O cages
Fiber Quick Connect (FQC) Feature
(optional)
Processor Books, Memory, MBA and
HCA cards
2 x Cooling Units
InfiniBand I/O Interconnects
2 x Support Elements
FICON & ESCON FQC
Ethernet cables for internal System LAN connecting Flexible Service Processor
(FSP) cage controller cards
z10 EC – Under the covers (Model E56 or E64)
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IBM System z10 EC Processor and Memory Structure
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96mm x 96mm MCM ► 103 Glass Ceramic layers ► 7 chip sites ► 17 and 20 way MCMs
CMOS 11s chip Technology ► PU, SC, S chips, 65 nm ► 5 PU chips/MCM – Each up to 4 cores
● One memory control (MC) per PU chip ● 21.97 mm x 21.17 mm ● 994 million transistors/PU chip ● L1 cache/PU core (Store-Through to L1.5)
– 64 KB I-cache – 128 KB D-cache
● L1.5 cache/PU core (Store-Through to L2) – 3 MB
● 4.4 GHz ● 0.23 ns Cycle Time ● 6 km of wire
► 2 Storage Control (SC) chip ● 21.11 mm x 21.71 mm ● 1.6 billion transistors/chip ● L2 Cache 24 MB per SC chip (48 MB/Book) ● L2 Store-In vs L3 (RAM) ● L2 access to/from other MCMs ● 3 km of wire
► 4 SEEPROM (S) chips ● 2 x active and 2 x redundant ● Product data for MCM, chips and other engineering
information ► Clock Functions – distributed across PU and SC chips
z10 EC Multi-Chip Module (MCM)
PU 0 PU 2
PU 4 PU 3
SC 0 SC 1
PU 1
S 0
S 1
S 2
S 3
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Up to Four cores per PU ► 4..4 GHz ► L1 cache/PU core
● 64 KB I-cache ● 128 KB D-cache
► 3 MB L1.5 cache/PU core ► Each core with its own Hardware Decimal Floating
Point Unit (HDFU) Two Co-processors (COP)
► Accelerator engines • Data compression • Cryptographic functions
► Includes 16 KB cache ► Shared by two cores
L2 Cache interface ► Shared by all four cores
I/O Bus Controller (GX) ► Interface to Host Channel Adapter (HCA)
Memory Controller (MC) ► Interface to controller on memory DIMMs
MC
Core L1 + L1.5
& HDFU
COP
COP
L2 Intf GX L2 Intf
Core L1 + L1.5
& HDFU
Core L1 + L1.5
& HDFU
Core L1 + L1.5
& HDFU
z10 EC – Enterprise Quad Core z10 PU Chip
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PU 0 PU 2
PU 4 PU 3
SC 0 SC 1
PU 1
S 0
S 1
S 2
S 3
Each core is a superscalar processor with these characteristics: ► The basic cycle time is approximately 230 picoseconds ► Up to two instructions may be decoded per cycle ► Maximum is two operations/cycle for execution as well
as for decoding ► Memory accesses might not be in the same instruction
order ► Most instructions flow through a pipeline with different
numbers of steps for various types of instructions. Several instructions may be in progress at any instant, subject to the maximum number of decodes and completions per cycle
► Each PU core has an L1 cache divided into a 64 KB cache for instructions and a 128 KB cache for data
► Each PU core also has a L1.5 cache. This cache is 3MB in size. Each L1 cache has a Translation Look-aside Buffer (TLB) of 512 entries associated with it
z10 EC Additional Details for PU Core
Enterprise Quad Core z10 processor chip
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Data compression engine ► Static dictionary compression and expansion ► Dictionary size up to 64 KB (8K entries)
● Local 16 KB caches for dictionary data CP Assist for Cryptographic Function (CPACF)
► DES (DEA, TDEA2, TDEA3) ► SHA-1 (160 bit) ► SHA-2 (224, 256, 384, 512 bit) ► AES (128, 192, 256 bit) ► PRNG
Accelerator unit shared by 2 cores ► Independent compression engines ► Shared cryptography engines
Core 0 Core 1
IB IB OB OB TLB TLB
2nd Level Cache
Cmpr Exp
Cmpr Exp 16K 16K
Crypto Cipher
Crypto Hash
z10 EC Compression and Cryptography Accelerator
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Connects multiple z10 PU chips ► 48 GB/Sec bandwidth per processor
Shared Level 2 cache ► 24 MB SRAM Cache ► Extended directory
● Partial-inclusive discipline ► Hub chips can be paired
● 48 MB shared cache Low-latency SMP coherence fabric
► Robust SMP scaling ► Strongly-ordered architecture
Multiple hub chips/pairs allow further SMP scaling
z10 EC SC Hub Chip
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Front View
SC CHIP
PU CHIP
MC
Core L1 + L1.5
& HDFU
COP
COP
GX
Core L1 + L1.5
& HDFU
Core L1 + L1.5
& HDFU
Core L1 + L1.5
& HDFU
z10 EC Processor/Memory/HCA and Book
PU
PU
PU
PU
PU SC
SC
HCA2-O HCA2-O
FSP FSP
HCA2-C HCA2-C HCA2-C HCA2-C
MBA MBA
L2 Int L2 Int
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DCA Power Supplies
Fanout
Cards
Memory
Memory
Cooling from/to MRU
Rear Front
z10 EC Book Layout
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z10 EC Book Layout – Under the covers
MCM
Memory
DCA Power Supplies
MRU Connections
Fanouts
HCA2-O (InfiniBand)
HCA2-C (I/O cages)
MBA (ICB-4)
FSP cards
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Off- Book Interconnect
Memory Memory Memory Memory 2 GX 2 GX 2 GX 2 GX
4 PU cores 4x3MB L1.5
COP
MC, GX
4 PU cores 4x3MB L1.5
COP
MC, GX
4 PU cores 4x3MB L1.5
COP
MC, GX
4 PU cores 4x3MB L1.5
COP
MC, GX
4 PU cores 4x3MB L1.5
COP
MC, GX
Off- Book Interconnect
Off- Book Interconnect
24MB L2 SC
24MB L2 SC
20 PU MCM Structure
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77-way CEC
17-way First Book
20-way Third Book
20-way Fourth Book
20-way Second Book
The z10 EC Books are fully interconnected in a point to point topology as shown in the diagram
Data transfers are direct between Books via the Level 2 Cache chip in each MCM.
Level 2 Cache is shared by all PU chips on the MCM
z10 EC – Inter Book Communications – Model E64
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Architettura del processore mainframe
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Caratteristiche di base della CPU – Terminologia 1. Tecnologia di Base:
• TTL • CMOS
2. Codifica dei dati e delle istruzioni • ASCII • EBCDIC • UNICODE
3. Instruction Set • CISC (Complex Instruction Set Computer) • RISC (Reduced Instruction Set Computer)
4. Indirizzamento della memoria: • 24 Bit • 31 Bit • 64 Bit
5. Velocità di esecuzione (potenza) • Ciclo Base (Nanosecondi, picosecondi)
• Tempo necessario al processore per passare da uno stato definito al successivo • Frequenza di Clock (numero di cicli al secondo - Mhz, Ghz) • Numero di Istruzioni generiche al secondo (MIPS= Millions of Instructions per Second) • Numero di Istruzioni in virgola Mobile (Mflops)
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Definizione Architetturale del Mainframe – la z/Architecture
Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
Le caratteristiche funzionali dei Sistemi Centrali IBM (detti Sistemi z) sono pubbliche. Esse sono state pubblicate la prima volta nel 1964.
Sono contenute in due famiglie di volumi: La descrizione dell’organizzazione
dell’unita’ centrale in un volume intitolato ‘Principles of Operation’
La descrizione delle connessioni fra unita’ centrale e dispositivi periferici in un volume intitolato ‘Interface Definition’
Tali caratteristiche vengono indicate col nome di z/Architecture.
Elementi essenziali di essa sono: • L’organizzazione dei Sistemi • La gestione della Memoria • Le caratteristiche del Sottosistema I/O. • Il Set di Istruzioni • Funzioni HW rivolte a particolari applicazioni
La z/Architecture è compatibile con ed estende le precedenti Architetture denominate:
• S/360 (1964) • S/370 (1970) • S/370 XA (1983) • ESA/370 (1988) • ESA/390 (1990)
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Continues line of upward-compatible mainframe processors ► Application compatibility since 1964 ► Supports all z/Architecture-compliant OSes
1964 1970s 1980s 1990s 2000s
S/360
S/370™
370/XA
z/Architecture
370/ESA
ESA/390
24-bit addressing
Virtual addressing
31-bit addressing
Sysplex
Binary Floating Point
64-bit addressing
IBM z/Architecture Instruction Set
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I Sistemi Operativi del Mainframe
1964
1974
1982
1988
OS/360
MVS/370
MVS/XA
MVS/ESA
1996 OS/390
2001 z/OS
1967
1972
1983
1990
CP/67
VM/370
VM/XA
VM/ESA
2002 z/VM
2009
2000 Linux/390 31 bit
2004 z/Linux 64 bit
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Elementi della z/Architecture
• L’organizzazione generale dei Calcolatori (secondo lo schema precedente).
• Il Set di Istruzioni • Le modalità di INPUT/OUTPUT e le relative istruzioni. • L’Organizzazione della Memoria Reale e Virtuale e dei Registri • Le Assist a funzioni applicative; ad esempio:
• Crittografia • Compressioni dei dati
• Gli strumenti per la gestione (avvio/chiusura) del sistema (Operator facilities)
• Le modalità di Controllo del Complesso Elaborativo (CEC) • Le modalità di esecuzione dei programmi • Le modalità di ‘interrupt’ (Interruption Handling - IH) • Le modalità di Gestione degli Errori (Machine-Check Handling).
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La caratteristica fondamentale della z/Architecture
Compatibilità Binaria all’interno delle famiglie di elaboratori che la compongono.
Ovvero qualunque programma applicativo utente scritto secondo le regole della z/Architecture può essere eseguito su qualunque calcolatore con essa compatibile senza la necessità di alcuna modifica, né al codice sorgente, né al programma direttamente eseguibile.
Tale caratteristica obbliga tutti i Calcolatori compatibili ad essere in grado di eseguire con lo stesso risultato tutte le istruzioni definite dall’Architettura, indipendentemente dalla implementazione Tecnologica del Processore.
Molti utenti dei Sistemi Centrali IBM eseguono con successo oggi, programmi che sono stati compilati nel 1964, senza
averli mai modificati o rielaborati .
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Elementi della z/Architecture –Virtual Memory
I Sistemi mainframe usano la tecnica denominata
Memoria Virtuale
L’operazione di spostamento di dati e programmi dalla ‘Memoria ausiliaria’ a quella centrale per essere elaborati viene detta ‘page in’ . Lo Spostamento di dati e programmi non usati dalla memoria centrale ad altri dispositivi viene detta ‘page out’
Memoria Virtuale
Memoria Centrale
Page-in Page-out
Memoria ausiliaria: Immagine della Memoria Virtuale sui dischi
Indice delle Pagine
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Elementi della z/Architecture – La Dynamic Address Translation (DAT)
Il processo detto Dynamic Address Translation (DAT) ha lo scopo di convertire un indirizzo virtuale in un indirizzo reale. ha la capacità di interrompere l’esecuzione di programmi per spostare i contenuti relativi dalla memoria centrale su una memoria ausiliaria (dischi) ed in un secondo momento restituire dati e programma alla memoria centrale ponendoli in una differente locazione. Tale operazione viene definita ‘Paginazione ‘ e rappresenta il passaggio dalla Memoria Virtuale a quella reale. Le operazioni del DAT sono assolutamente trasparenti al programma.
Memoria Centrale Memoria Ausiliaria
Programma 1 Programma2
Memoria Virtuale
1
2
3
2
1
4
1
3
1
Programma3
2
1
3
1 2
2 2
3
3
4
1
3
1
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Elementi della z/Architecture – La traduzione degli indirizzi virutali
• La traduzione viene effettuata in maniera assistita dall’hardware utilizzando tabelle gestite dal sistema operativo • Sono possibili 5 livelli di tabelle (3 Region Tables, Segment Table, Page Table) • Per ottimizzare le performance si possono evitare livelli di traduzione per address-space di opportuna dimensione • All’interno del processore i TLB (Translation Lookaside Buffers) sono cache delle traduzioni effettuate.
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Elementi della z/Architecture – Tipi di indirizzo
Al fine della traduzione si definiscono due indirizzi: • Indirizzo Virtuale : Indica una posizione nella memoria
Virtuale. Per essere ricondotto ad una posizione reale necessita di una traduzione dell’indirizzo.
• Indirizzo Reale : è un indirizzo di memoria Centrale che viene fatto corrispondere ad un indirizzo virtuale mediante Traduzione dinamica dell’indirizzo
Sui Sistemi della z/Architecture l’indirizzamento puo’ avvenire con tre modalità(TRIMODAL ADDRESSING):
1. A 24 Bit. Puo’ indirizzare 16 Megabytes (224)di Memoria Reale o Virtuale. Viene mantenuto per compatibilita’ con le precedenti architetture.
2. A 31 Bit. Puo’ indirizzare 2Gigabytes (231)di Memoria Reale o Virtuale . Viene mantenuto per compatibilta’ con le precedenti architetture.
3. A 64 Bit . Metodo Standard puo’ indirizzare 16 ExaBytes (264) .
Memoria Reale
Memoria Virtuale
Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
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Elementi della z/Architecture – La Program Status Word (PSW)
La Program Status Word (PSW) è una struttura binaria che contiene in ogni istante l’indirizzo della l’istruzione da eseguire nel passo successivo ed altre informazioni di controllo sullo stato della CPU. La PSW attiva in ogni istante si chiama ‘Current PSW’. Ogni processore ha la sua current PSW.
Le CPU della z/Architecture hanno la possibilità di interrompere il ciclo di istruzioni in esecuzione (programma) e passare subito ad un altro quando ricevono un particolare segnale detto interruption.
Questo switch (PSW switching) avviene in questo modo: 1. La Current PSW viene scritta in una locazione di memoria ben definita
dall’architettura (Old PSW) e 2. Da un’altra locazione di memoria ben definita dall’architettura (New PSW)
viene caricata una nuova PSW che indirizza l’esecuzione alla routine SW che gestisce il tipo di Interrupt.
Esistono sei Tipi possibili di Interrupt: 1. External 2. I/O 3. Machine check 4. Program 5. Restart 6. Supervisor Call
Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
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Principali Registri della z/Architecture
I Registri sono particolari strutture della CPU designate a contenere informazioni di controllo e servizio ovvero i dati da elaborare
I Registri si dividono in:
1. General Registers : (16 a 64 bit) – Sono i registri di base per il funzionamento della CPU e per l’esecuzione delle operazioni elementari (Accumulatori, Program Counter,etc...)
2. Floating Point Registers: (16 a 32 o 64 bit)- Sono usati per le operazioni in virgola mobile a singola o doppia precisione.
3. Floating point Control register : un registro a 32 bit che contiene informazioni di controllo per la gestione delle operazioni in virgola mobile.
4. Control Registers:(16 a 64 bit) Sono usati dalla CPU solo per funzioni di controllo e registrazione
5. Access Registers: (16 a 32 bit) Servono a controllare l’accesso ai dataspace (address space che contengono solo dati)
Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
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Elementi della z/Architecture – il Set di Istruzioni CISC (Instruction set) • Le operazioni della CPU sono controllate da una serie di istruzioni, in memoria che, eseguite in maniera
sequenziale , ed una per volta, rappresentano un programma. • L’indirizzo della prossima istruzione da eseguire è sempre indicata nella Current PSW. • Questo indirizzo puo’ essere:
1. Quello dell’istruzione adiacente (cioè con indirizzo crescente) in memoria virtuale. 2. Il target di un salto di programma (Branch) 3. L’indirizzo contenuto in una New PSW che diventa Current a seguito di un Interrupt 4. L’indirizzo contenuto in un campo di memoria che diventa Current PSW a fronte di una istruzione
Load PSW.
Ogni istruzione e’ costituita da due parti: • Operation Code , che specifica quale operazione deve essere eseguita • Operando(s) Indirizzo del dato(i) che si deve elaborare Le istruzioni possono avere quindi lunghezza e formati variabili (i formati previsti dall’architettura
sono 21) L’Instruction set attuale comprende piu’ di 800 Istruzioni.
Fonte: Z/Architecture Principles of Operation SA22-7832-04 IBM Corporation September 2005
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Alcune Istruzioni della z/Architecture
• General Instructions: • ADD • SUBTRACT • BRANCH • COMPARE • DIVIDE • LOAD • MOVE • MOVE STRING • STORE CHARACTER • STORE CLOCK • TRANSLATE • SUPERVISOR CALL
• Decimal Instructions: • EDIT • ADD DECIMAL • DIVIDE DECIMAL • MULTIPLY DECIMAL • .....
• Floating point Instructions: • CONVERTE BFP to HFP • STORE • LOAD ZERO • .........
• Control Instructions: • COMPARE AND SWAP • DIAGNOSE • MOVE PAGE • LOAD PSW • SET CLOCK • SIGNAL PROCESSOR • PAGE IN • PAGE OUT • STORE CPU ID • ......
• Hexadecimal FP Istructions: • ADD NORMALIZED • CONVERT TO FIXED • MULTIPLY • SQUARE ROOT • LOAD AND TEST • .....
• Binary FP Instructions • ADD • COMPARE • LOAD FPC • MULTIPLY AND ADD • ......
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Il Channel Subsystem
• Introdotto con l’architettura S370/XA (1983 ) • Concetti definiti dall’architettura • Channel • Channel Path • Control Unit • Subchannel • Device
• Uno dei punti di forza dell’architettura mainframe • Permette ottenere grandi prestazioni nell’accesso ai dati • Garantisce alti livelli di scalabilità e RAS
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Componenti del Channel Subsystem (CSS)
• SAP (System Assist Processor): • uno dei tipi di processori dei Sistemi z. • connette il CSS ai dispositivi di I/O che sono attaccati ai canali • usa la configurazione di caricata nell’Hardware System Area (HSA), e conosce quale dispositivo è
connesso a ogni canale, e qual è il suo protocollo • gestisce la coda di operazioni di I/O passate al CSS dal sistema operativo
• Canali: • piccoli processori che comunicano con le unità di controllo dell’I/(Control Unit o CU) • gestiscono il trasferimento dei dati dalla memoria centrale al dispositivo esterno.
• Channel path: • Il CSS comunica con i dispositivi di I/O attraverso percorsi di canale (Channel paths) • Se un canale è condiviso fra molte partizioni logiche, ogni partizione logica stabilisce un unico
percosso di canale verso ciascun dispositivo che usa questo canale
• Sottocanali • Un sottocanale (Subchannel) fornisce l’aspetto logico di un dispositivo nei riguardi di un
programma e contiene le informazioni richieste per eseguire una singola operazione di I/O • Un sottocanale viene fornito per ogni dispositivo di I/O indirizzabile dal CSS.
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Gestione I/O con il Channel Subsystem
CPU Sistema a CHPID
Channel PGM
CU Sub Channel
SAP
Device CU-Firmware
Dynamic Path Reconnect
Disconnect
Sub Channel
Disconnect Path
Interrupt
USER PGM
FREE
FREE
Start Subchannel
USER PGM
L’Operazione di I/O viene gestita da diverse CPU indipendenti
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Struttura di un Server e di un Cluster di server
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Mainframe and Virtualization
Linux® ERP Java
Appl.
WebSphere® Core Native Linux
CICS IMS
Business
Objects
JVM z/OS
DB2
z/OS®
DB2
JVM
Business Objects
z/VM®
Java™ Appl
Java™ Appl
C++ Java
DB2
Linux for System z Linux
for System z
Linux for
System z
CICS®
DB2®
IMS™
HiperSockets™ – virtual networking and switching
Processor Resource/Systems Manager™ (PR/SM™)
CP 1 CP 2 CP n
Memory
Test z/OS
Linux
Native Linux DB2
z/VM
C++ Java
DB2
Linux for System z Linux
for System z
Linux for
System z
IFL 1 IFL n
Up to 60 logical partitions on PR/SM; 100’s to 1000’s of virtual servers on z/VM Virtual networking for memory-speed communication, as well as virtual layer 2
and layer 3 networks supported by z/VM Intelligent and autonomic management of diverse workloads and system
resources based on business policies and workload performance objectives
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IBM Systems
Slot 08 Slot 06 Slot 03 Slot 01
Slot 08 Slot 06 Slot 03 Slot 01
Slot 09 Slot 07 Slot 04 Slot 02
Slot 09 Slot 07 Slot 04 Slot 02
Dom
ain 0 D
omain 0
Dom
ain 1 D
omain 1
Interconnect Mux 1 Mux 0 Slot 5 Interconnect Mux 1 Mux 0 Slot 5
Slot 17 Slot 15 Slot 12 Slot 10
Slot 17 Slot 15 Slot 12 Slot 10
Slot 18 Slot 16 Slot 13 Slot 11
Slot 18 Slot 16 Slot 13 Slot 11
Dom
ain 2 D
omain 2
Dom
ain 3 D
omain 3
Interconnect Mux 3 Mux 2 Slot 14 Interconnect Mux 3 Mux 2 Slot 14
Slot 26 Slot 24 Slot 21 Slot 19
Slot 26 Slot 24 Slot 21 Slot 19
Slot 27 Slot 25 Slot 22 Slot 20
Slot 27 Slot 25 Slot 22 Slot 20 D
omain 4
Dom
ain 4 D
omain 5
Dom
ain 5
Interconnect Mux 5 Mux 4 Slot 23 Interconnect Mux 5 Mux 4 Slot 23
Slot 32 Slot 31 Slot 30 Slot 29
Slot 32 Slot 31 Slot 30 Slot 29 Dom
ain 6 D
omain 6
Interconnect Mux 7 Mux 6 Slot 28 Interconnect Mux 7 Mux 6 Slot 28
I/O C
age 1
12x IB-DDR to I/O card domains 6 GB/sec
Proc
esso
r Boo
k 3
Mem
ory
HCA2-Cs Pr
oces
sor B
ook
0
Mem
ory
HCA2-Cs
L2 L2
Proc
esso
r Boo
k 2
Mem
ory
HCA2-Cs
L2
Mem
ory
Proc
esso
r Boo
k 1
HCA2-Cs
L2
z10 EC – Inter Book and I/O Communications
IBM System z
IBM Systems
Note: 28 I/O cards per cage
Book 3 Book 1
Memory
12x IB-DDR (16x)
Memory Memory Memory
Book 0 Book 2
IFB-MP RII
333 MBps mSTI
ESCON
Channels
500 MBps mSTI
ISC-3
ISC
2 GBps mSTI
OSA-Express3 10 GbE
Ports
2GBps mSTI
HCA (8x)
FBC/L2 Cache
HCA (8x)
FBC/L2 Cache
HCA (8x)
PU
FBC/L2 Cache
HCA (8x)
FBC/L2 Cache
. .
1st level Copper Cables
2nd level Embedded
HCA-O or HCA-C fanout
or MBA fanout
for ICB-4
12x IB-DDR (16x)
12x IB-DDR (16x) 12x IB-DDR
(16x)
RII RII RII IFB-MP IFB-MP IFB-MP IFB-MP IFB-MP
Cargo cage (3x) Coupling Links
PU PU PU PU PU PU PU PU
PU PU PU PU PU PU PU PU PU PU PU
IFB-MP
FICON Express4 1/2/4 Gbps
2 GBps mSTI
Channels
.
1 GBps mSTI
ESCON ESCON ESCON ESCON
IFB-MP
ISC ISC ISC
z10 EC I/O Infrastructure
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FICON/FCP ► FICON Express8 ► FICON Express4 ► FICON Express2
Networking ► OSA-Express3
● 10 Gigabit Ethernet LR ● Gigabit Ethernet LX and SX
► OSA-Express2 ● 1000BASE-T Ethernet ● Gigabit Ethernet LX and SX 10 Gigabit
Ethernet LR ● HiperSockets (Define only)
ESCON STP Coupling Links
► InfiniBand Coupling Links ► ISC-3 (Peer mode only) ► ICB-4 ► IC (Define only)
Crypto ► Crypto Express2
● Configurable Coprocessor or Accelerator
z10 EC Channel Types
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1, 2, 4 Gbps
1, 2, 4 Gbps
1, 2, 4 Gbps
1, 2, 4 Gbps
z10 EC FICON Express8 2, 4, 8 Gbps auto-negotiated Up to 336 channels LX 10 km, LX 4 km, SX Concurrent repair of optics Personalize as:
► FC ● Native FICON ● Channel-To-Channel (CTC)
– z/OS, z/VM, z/VSE, z/TPF, TPF, Linux on System z
► FCP (Fibre Channel Protocol) ● Support of SCSI devices
– z/VM, z/VSE, Linux on System z
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LC Duplex SM
LC Duplex SM
PCI-E
PCI-E
New microprocessor
10 Gigabit Ethernet LR (Long Reach) ► Two ports per feature
► Small form factor connector (LC Duplex)
► CHPID type OSD (QDIO)
Hardware data router ► Packet construction, inspection and routing preformed in hardware instead of firmware
► Designed to improve performance for standard (1492 byte) and jumbo frames (8992 byte)
Up to 40% reduction in latency compared to OSA-Express2 10 GbE
OSA-Express3 – 10 GbE
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Cluster di Mainframes IBM
Parallel Sysplex Cluster IBM zSeries
IBM zSeries IBM zSeries
IBM zSeries
IBM zSeries
CF
z/OS
z/OS
z/OS
z/OS
CF
40 Km
40 Km
40 Km
40 Km
E’ possibile realizzare un Cluster di Sistemi Mainframes – z/OS: Il Parallel Sysplex.
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Misurare la potenza del Mainframe
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Architetture - CISC e RISC
CISC (Complex Instruction Set Computer)
• Tipica di z/Architecture & INTEL
• Molte Centinaia di Istruzioni
• Istruzioni molto complesse che fanno riferimento anche a diversi operandi in memoria e diversi registri.
• Pochi Registri nella CPU
• Ogni istruzione puo’ richiedere anche molti cicli macchina.
• Alcuni processori possono presentare un SET di istruzioni CISC, che vengono internamente convertite in istruzioni RISC per essere eseguite in unità RISC (Pentium).
RISC (Reduced Instruction Set Computer)
• Tipica dei sistemi UNIX
• Poche Centinaia di Istruzioni
• Istruzioni molto semplici che operano sempre su una posizione di memoria ed un registro (Load & Store) e tra due registri.
• Molti Registri nella CPU
• Ogni ciclo macchina viene conclusa una istruzione (Pipeline).
• Negli ultimi anni tendono a divenire piu’ complesse.
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Differenze tra architetture - CISC e RISC
CISC= Complex Istruction Set Computer Minimizza la Path Length
RISC= Reduced Istruction Set Computer Minimizza i Cicli per istruzione
La frequenza di Clock (inverso del Ciclo Base) non e’ l’unico elemento per misurare le prestazioni di un calcolatore
Ciclo Base Istruzioni da Eseguire per Funzione
Entrambe le implementazioni sono in grado di eseguire piu’ di una ISTRUZIONE contemporaneamente
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La potenza dei Processori - Definizioni • Ciclo Base (Nanosecondi, picosecondi)
• Tempo necessario al processore per passare da uno stato definito al successivo
• Frequenza di Clock (numero di cicli al secondo - Mhz, Ghz)
• Numero di Istruzioni in virgola Mobile al secondo (MFlOPS = Millions of Floating Point Operations/Second)
• MIPS (Millions Instructions per Second) = Numero di Istruzioni CISC eseguite al secondo (in milioni).
• Cicli per Istruzione = Numero medio di istruzioni macchina per istruzione CISC (si ottiene da Frequenza/MIPS)
• MIPS UNI = Milioni di istruzioni CISC eseguite da una macchina con un solo processore.
• MIPS Tot = Milioni di istruzioni CISC eseguite da una macchina con il massimo di processori attivi
• Internal Throughput Rate (ITR) = Numero di unita’ di lavoro eseguite da un mainframe per secondo di processore utilizzato
• ITR_Uni = ITR di un mainframe con un processore
• ITR_N = ITR di un mainframe con n processori
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Evoluzione dei Processori – Metriche dei Processori IBM S/390 & Z
64 Bit
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Evoluzione dei Processori IBM per i Mainframe