G. Data Percobaan

o SR Flip flop

R S Q Q

0 1 1 0

0 0 1 0

1 0 0 1

0 0 0 1

1 1 0 0

o D Flip Flop

D Clock Q Q

0 0 1 0

0 1 1 0

1 0 0 1

1 1 0 1

o Edge Trigger D Flip Flop

D Clock Q Q

0 0 1 0

0 1 0 1

1 0 0 1

1 1 1 0

o JK Flip Flop

J K Clock Q Q

0 0 1 0 1

0 1 1 0 1

1 0 1 0 1

1 1 1 0 1

0 0 0 0 1

0 1 0 0 1

1 0 0 1 0

1 1 0 1 0

H. Pembahasan

Percobaan ini bertujuan untuk mempelajari rangkaian Basic Flip Flop. Rangkaian yang

akan dipelajari pada percobaan ini yaitu rangkaian SR Flip Flop, D Latched Flip Flop, dan JK

Flip Flop. Pada D latched dan JK Flip Flop ditambahkan fungsi khusus edge sebagai trigger

Percobaan pertama yaitu mempelajari rangkaian SR Flip Flop. Dari percobaan telah

didapat data seperti pada table data percobaan. Dari data, dapat dipelajari bahwa Flip Flop

memiliki suatu fungsi yang disebut hold atau menyimpan, pada rangkaian SR flip flop ini

terjadi saat kondisi input S LOW dan R LOW. Jika dipelajari dari rangkaian yang dibuat, bisa

dianalisa bahwa perubahan input S menuju LOW dari HIGH, tidak akan masuk pada NOR yang

mengeluarkan output Q, sehingga tidak akan terjadi perubahan output. Namun jika input R yang

dirubah, justru merubah input dari NOR tersebut dan akan merubah nilai output Q.

Percobaan kedua yaitu mempelajari rangkaian D latched Flip Flop. Dari percobaan telah

didapat data seperti pada data percobaan D Flip Flop. Dari data dapat dipelajari bahwa jika input

D adalah LOW maka kondisi yang terjadi adalah kondisi Set, sedangkan jika input D adalah

HIGH maka kondisi yang terjadi adalah kondisi Reset, dapat kita lihat dari output Q dan Q

yang sama seperti kondisi Set pada SR Flip Flop saat D LOW, dan Q dan Q yang sama seperti

kondisi Reset pada SR Flip Flop saat D HIGH. Jika dipelajari dari rangkaian yang disusun, hal

ini terjadi sesuai dengan aturan NOR, dimana output HIGH hanya didapat jika semua inputnya

LOW. Selain itu dari data, didapat juga bahwa output Q hanya berubah saat CLK diberikan nilai

LOW dan D LOW, rangkaian ini adalah rangkaian active low.

Percobaan ketiga yaitu mempelajari rangkaian Edge Triggered D Flip Flop. Rangkaian

ini dipelajari akan berubah hanya saat CLK dirubah dan tidak setelahnya walaupun CLK masih

dalam kondisi HIGH, berbeda dari sebelumnya yang outputnya akan berubah kapanpun saat

CLK bernilai LOW, karena active low. Fungsinya sama sepert D flip flop, namun perbedaannya

hanya outputnya dipicu oleh perubahan CLK.

Percobaan keempat yaitu mempelajari rangkaian JK Flip flop. Pada rangkaian ini

seharusnya dipelajari bahwa JK berperan sama seperti SR Flip Flop, dan saat J = K = 1 akan

didapat fungsi Toggle. Namun saat praktikum dilakukan, fungsi ini tidak didapatkan, dan justru

mendapatkan hasil seperti pada Data percobaan JK Flip Flop. Hal tersebut diduga karena pada

saat praktikan melaksanakan praktikum, praktikan belum mengerti fungsi dari switch PR dan

CLR, sehingga pada saat praktikum, setting yang dibuat pada kedua pin tersebut, menghasilkan

data seperti pada table data JK Flip flop. Sehingga dari percobaan, belum dapat diamati fungsi

toggle yang seharusnya terjadi.

I. Kesimpulan

1. Pada SR Flip Flop, kondisi set terjadi saat S = 1 menghasilkan Q = 1, dan kondisi reset

terjadi saat R = 1 menghasilkan Q = 0, Sedangkan S = 0 dan R = 0 akan terjadi kondisi

Hold

2. Pada D Flip Flop, kondisi set terjadi saat D = 1 menghasilkan Q = 1, dan kondisi reset

terjadi saat R = 1 menghasilkan Q = 0.

3. Pada JK Flip Flop, kondisi set dan reset sama dengan SR Flip Flop dengan J = S dan K =

R. Sedangkan saat J = K = 1, maka akan terjadi kondisi Toggle.

J. Referensi

Modul 7 Praktikum Elektronika 2. Flip Flop

Kleitz, William. Digital Electronic: A Practical Approach with VHDL 9th

Ed. 2012. New

Jersey : Pearson Education Inc.