Разработка больших радиоэлектронных систем

Общие понятия и термины САПР

• САПР - система автоматизированного проектирования.

• CAD - Computer-Aided Design

• EDA (Electronic Design Automation)

• EDA = САПР ИС, САПР ПП

• eCAD – интегрированный комплекс программных средств для облегчения разработки электронных устройств, создания микросхем и печатных плат

• Маршрут проектирования – согласованная последовательность этапов, мероприятий, процедур, процессов и способов представления данных

• Цель использования

- сокращение времени разработки

- уменьшение вероятности ошибки

- снижение затрат на разработку

Проектирование ИС, ПЛИС….

Алгоритмическое описаниеC/C++System CSystem Verilog

VHDLVerilog

Библиотекисистемногоуровня

Системное моделированиеModelSim, VStation

Создание RTL-проектаHDL Designer

Моделирование RTLModelSim, VStation, FormalPro

Синтез RTL из C/C++Precision C Synthesis

ГенераторASIC-библиотек

Логический синтез ASIC/FPGALeonardoSpectrum, Blast Create

Логический и физический синтез FPGAPrecision RTL Synthesis, Precision Physical Synthesis

P&R поставщиков ASIC/FPGA или 3фBlast Fusion,…

P&R поставщиков FPGA/PLD

ASIC/FPGAFPGA/PLD

Проектирование PCB

SoC

Аналого-цифровые заказные СБИС

Inventra IP(RTL)

Библ. пост.FPGA/ASIC

Проектирование Систем-на-Кристалле

Общий маршрут проектирования

Системный уровень

Разработка ПО Разработка аппаратной части

VHDLVerilog

СхемотехникаАналоговые

блоки

AMS

Логический синтез

FPGA ASIC

Системное прототипирование, эмуляция Физическое прототипирование

Разработка топологии

Верификация топологииПРОИЗВОДСТВО

Применяемые САПР

• > 65 % рынка САПР Cadence Design Systems, Mentor Graphics, Synopsys

Проектирование печатных плат и ЭМ

Создание и управление проектом Design Capture, DesignView, DxDesigner

Функциональное моделирование

SystemVision, Analog Designer, ModelSim

Проектирование топологии Expedition PCB, Design Reuse, Team PCB, Xtreme PCB

IC Synthesizer

Моделирование сигналов и задержек SignalVision,

HyperLynx, ICX, Tau

Модели VHDL, Verilog,

VHDL-AMS, Spice, IBIS,…

Выпуск технологических файлов, подготовка производства CAM Output Manager, GerbTool,

Scepter, Fablink

Базы данныхLibrary

Manager, DMS

BoardLink Pro

Проектирование ПЛИСFPGA Advantage(HDL Designer,

ModelSim, Precision Synthesis, Leonardo)

Комплексный маршрут проектирования систем на ПП

Моделирование составных частей и системы в целом

Основные задачи

• Разработка синтезабельной RTL модели

• Создание тестов

• Оптимизация

• Верификация модели (~50 % всего времени разработки SOC)

Функциональный уровень

Сложности • Экспоненциальный рост тестовых векторов• Сложность поиска первопричины сбоя• Смешивание разных дисциплин

применяемые подходы

• Формальная эквивалентная верификация• Верификация на уровне утверждений

(assertions)• Анализ покрытия кода• Верификация корректности кода• Автоматическое создание тестовых векторов

на основе ограничений• Верификация на уровне транзакций• Высокоуровневый синтез

Функциональный уровень

SystemС, SystemVerilog – языки комплексного описания и

верификации радиоэлектронной аппаратуры

• Новые типы данных• Введены понятия ООП (классы)• Введен механизм утверждений• Возможность создание случайных тестовых

воздействий• Введено понятие интерфейса

Системный уровень

• Сложность моделирования алгоритма совместно с моделью на языке описания аппаратуры

• Отсутствие средств для разработки и анализа архитектуры систем.

• Использование различных блоков (аналоговых, СВЧ,процессоров, память, ПО)

• Применение IP-блоков (Сложно-функциональных блоков)

Проблемы системного уровня

• Выбор архитектуры системы, выбор IP-блоков

• Разработка алгоритмов• Создание и анализ поведенческих моделей• Декомпозиция проекта на программную и

аппаратную части• Создание спецификации и тестов для

программной и аппаратной частей проекта • Программно-аппаратная верификация

Задачи на системном уровне

• Графический ввод проектов• Задание типа и параметров

моделирования • Анализ результатов моделирования• Статический анализ• Угловой анализ• Анализ радиочастотных схем

Схемотехнический уровень

• Синтез RTL кода в список цепей в базисе выбранной технологической библиотеке

• Оптимизация по заданными параметрам (площадь, быстродействие, потребляемая мощность)

• Статический временной анализ• При технологиях 0.18 и ниже совмещение

логического синтеза с этапом физического синтеза

• Более полный учет эффектов субмикрона

Логический уровень

• Размещение на кристалле макроблоков• Планирование цепей земли и питания• Синтез синхроцепей• Предварительный физический синтез• Предварительная трассировка• Временной анализ• Оптимизация• Финальное размещение• Финальная трассировка

Логический – физический уровень

Эффекты, которые необходимо учесть

• Падение напряжения • Взаимосвязь проводников• Индуктивность и емкость цепей• Электромиграция в активных структурах• Сопротивление межслойных переходов• Электромагнитное взаимодействие• Влияние внешней среды• И т.д.

Физический уровень

Смешанное моделирование

Интегрированный маршрут разработки систем